[VHDL编程] vhdl_clock

说明：VHDL实现数字时钟，利用数码管和CPLD 设计的计数器实现一个数字时钟，可以显示小时，分钟，秒。程序主要要靠考虑十进制和六十进制计数器的编写。 以上实验的程序都在源代码中有详细的注释-VHDL digital clock, the use of digital control and CPLD design to achieve a number of counter clock, show hours, minutes and seconds. The procedure depends
<赵海东> 在 2025-11-16 上传 | 大小：317kb | 下载：0

[VHDL编程] lab2_tutorial

说明：摘自university of waterloo的个别知道笔记，主要关于electrical and computer engineering方面，包括了8-bit hamming的编解码以及使用VHDL的硬件开发-From the university of waterloo the individual aware of notes, mainly on the electrical and computer engineering, including the 8-bit hamming
<hsutingting> 在 2025-11-16 上传 | 大小：317kb | 下载：0

[VHDL编程] VHDLauto

说明：自己变得自动售邮票机vhdl程序，仿真已通过，适合初学者参考。-Become their own stamp vending machine VHDL procedures, simulation has passed for beginners reference.
<zhangxin> 在 2025-11-16 上传 | 大小：317kb | 下载：0

[VHDL编程] Avalon_VGA_Controller

说明：Vga Controller source code for Altera FPGA
<leblebitozu> 在 2025-11-16 上传 | 大小：317kb | 下载：0

[VHDL编程] fenpin

说明：verilog语言编写的分频程序，可以通过defpram实现任意整数任意占空比分频，有详细注释-divider verilog language program can be achieved through defpram arbitrary integer divide any duty, detailed notes
<蔡琛> 在 2025-11-16 上传 | 大小：318kb | 下载：0

[VHDL编程] CPLD-FPGA

说明：CPLD FPGA嵌入式应用开发技术白金手册配套源码-CPLD FPGA embedded application development technology platinum manual matching the source code
<jwg> 在 2025-11-16 上传 | 大小：318kb | 下载：0

[VHDL编程] vga256

说明：利用verilog编写的可以在vga上动态显示256种颜色，自己的DIY之作。-You can use verilog prepared dynamic display 256 colors on vga, make your own DIY' s.
<灵湖仙梦> 在 2025-11-16 上传 | 大小：318kb | 下载：0

[VHDL编程] 2

说明：Computer hardware curriculum design, use QUARTUS II completed the experiment.
<1> 在 2025-11-16 上传 | 大小：318kb | 下载：0

[VHDL编程] m_xulie

说明：这是用verilogHDL写的m序列发生器，简单易用，代码非常易读-It is written verilogHDL m sequence generator, easy to use, the code is very easy to read
<Bob> 在 2025-11-16 上传 | 大小：318kb | 下载：0

[VHDL编程] Cordic

说明：block-matching 3D filtering (BM3D) [2], and low-rank regularization [3], single-image based denoising performance has greatly improved, with image details well recovered when the image is slightly noisy. However, with the increase of noise le
<Maddy> 在 2025-11-16 上传 | 大小：318kb | 下载：0

[VHDL编程] quanjia

说明：通过VHDL语言编写的一位全加器程序，该程序是经过元件例化的方式实现-VHDL language through a full adder program, which is the result of component instantiation way to achieve
<林迷糊> 在 2025-11-16 上传 | 大小：318kb | 下载：0

[VHDL编程] multi

说明：基于Verilog HDL 的乘法器，可以实现一些功能的计算(Multiplier based on Verilog HDL)
<五小客> 在 2025-11-16 上传 | 大小：318kb | 下载：0