[VHDL编程] (7.27)final_cbb01

说明：网络中交换节点的上数据的交换和下行数据分发的硬件实现-network nodes to exchange data on the downlink data exchange and distribution of hardware
<茜茜> 在 2025-06-17 上传 | 大小：288kb | 下载：0

[VHDL编程] uart-verilog-vhdl

说明：拿verilog和vhdl编写的串口通信代码(可综合)-with vhdl and verilog prepared by the serial communication code (synthesis)
<刘索山> 在 2025-06-17 上传 | 大小：288kb | 下载：0

[VHDL编程] uart_core_vhdlORverilog

说明：串uart的vhdl，verilog，lattic实现原码 里面有四个文件,分别UART 源码 (lattice version)\uart 源码 (Verilog)\uart 源码 (VHDL)\uart16550.tar-uart series of vhdl and verilog. lattic achieve the original code, there are four documents, Source respectively UART (lattice version)
<efly> 在 2025-06-17 上传 | 大小：288kb | 下载：0

[VHDL编程] elock.verilog.pdf

说明：一种基于Verilog的电子密码锁的论文介绍。有部分程序代码。-Verilog-based electronic locks thesis introduction. Some program code.
<李里> 在 2025-06-17 上传 | 大小：288kb | 下载：0

[VHDL编程] howwite_status_machine_with_Verilog

说明：如何用verilog语言写好状态机的不错的文档，希望对大家有所帮助-How to use Verilog state machine language to write good documentation, I hope all of you to help
<delnabla> 在 2025-06-17 上传 | 大小：288kb | 下载：0

[VHDL编程] plj

说明：数字频率计 FPGA 用verilog语言编写-Digital Cymometer verilog language used FPGA
<guhaitao> 在 2025-06-17 上传 | 大小：288kb | 下载：0

[VHDL编程] Pulse_Width_Modulator_Project

说明：脉冲宽度调试机器程序设计 具体请看英文描述-Pulse-width modulation (PWM) of a signal or power source involves the modulation of its duty cycle, to either convey information over a communications channel or control the amount of power sent to a load.
<吴德昊> 在 2025-06-17 上传 | 大小：288kb | 下载：0

[VHDL编程] clock

说明：用VHDL实现的完整数字钟代码，时分秒计时、校时、整点仿电台报时。-Used to achieve a complete VHDL code digital clock, accurate time at school, the whole point of imitation time radio.
<bsyy> 在 2025-06-17 上传 | 大小：288kb | 下载：0

[VHDL编程] begoogatsme

说明：讲述如何写好状态机的文档 给出了新颖的思路以及帮助读者上手的例子-On how to write state machine is given the document, as well as innovative ideas to help the reader-to-use examples
<孔楠> 在 2025-06-17 上传 | 大小：288kb | 下载：0

[VHDL编程] wyshizhong

说明：24 60 60时钟程序 用VHDL硬件编程语言实现的24进制60进制60进制时钟程序-24 60 60 clock procedures VHDL hardware programming language used to achieve the 24 M 60 M 60 M clock procedures
<love暖色> 在 2025-06-17 上传 | 大小：288kb | 下载：0

[VHDL编程] pinlvji_5

说明：用Verilog语言实现的5位频率计设计，为实现功能验证，测频信号是由内部时钟源分频得到，为25KHZ，数据输出为串行输出。使用的硬件资源是altera公司的EPM7218，晶振为40MHZ。-Verilog language used to achieve the five frequency meter design, to achieve functional verification, signal frequency measurement by the internal clock
<李晓宇> 在 2025-06-17 上传 | 大小：288kb | 下载：0

[VHDL编程] 1563_673_176_Paper

说明：test upload fpga huffman
<Electron> 在 2025-06-17 上传 | 大小：288kb | 下载：0