[VHDL编程] VHDL

说明：VHDL----语言仿真闹钟设计-Simulation language VHDL---- Alarm Clock Design
<dupc> 在 2025-06-17 上传 | 大小：289kb | 下载：0

[VHDL编程] paobiao

说明：一个用verilog编的时钟程序A clock with the procedures for verilog-A clock with verilog program for A clock with the procedures for verilog
<lee> 在 2025-06-17 上传 | 大小：289kb | 下载：0

[VHDL编程] FPGA_image

说明：fpga实现图像处理，JPEG标准下图象压缩，VHDL语言编程。-fpga implementation image processing, JPEG image compression under the standard, VHDL language programming.
<xiangchuiyi> 在 2025-06-17 上传 | 大小：289kb | 下载：0

[VHDL编程] jkff_a

说明：HDL example source code 3/5 jkff_a
<> 在 2025-06-17 上传 | 大小：289kb | 下载：0

[VHDL编程] moore

说明：moore状态机实验verilog代码，我已经调试好。希望供大家学习使用。-moore state machine code of verilog HDL.Debug it right.
<xiaowang> 在 2025-06-17 上传 | 大小：289kb | 下载：0

[VHDL编程] HW3

说明：Write VHDL codes to model an 8-bit counter that counts every second. It counts from your last two digits of your student ID to your next two digits of your student ID. If the last two digits are greater than the next two digits, the counters counts d
<XingSu> 在 2025-06-17 上传 | 大小：289kb | 下载：0

[VHDL编程] Alpha

说明：一款Alpha指令集的超标量处理器的Verilog源码，是学习乱序处理器的难得资料。-A superscalar Alpha processor instruction set of the Verilog source code for a processor to learn valuable information out of order.
<闫煜> 在 2025-06-17 上传 | 大小：289kb | 下载：0

[VHDL编程] 11

说明：基础实验_02_多路解复用器 ：4通道8位带三态输出-Basic experiment multiplexer _02_ multi-channel solution: 4 channel 8 bits with tri-state outputs
<luhairong> 在 2025-06-17 上传 | 大小：290kb | 下载：0

[VHDL编程] MyClock

说明：使用Verilog语言写的简单的计时器,修改引脚即可使用。-Verilog Clock
<yjt> 在 2025-06-17 上传 | 大小：290kb | 下载：0

[VHDL编程] 新建 WinRAR ZIP 压缩文件

说明：实现跨时钟域数据传输的异步fifo，和i2c总线控制器。(Asynchronous FIFO and I2C bus controller for cross clock domain data transmission.)
<打好额速度 > 在 2025-06-17 上传 | 大小：290kb | 下载：0

[VHDL编程] eetop.cn_i2c_slave

说明：verilog 编写的i2c代码，很好，很清晰(i2c coding wrote by verilog)
<jackey527 > 在 2025-06-17 上传 | 大小：290kb | 下载：0

[VHDL编程] uart_receiver

说明：Uart receiver VHDL code
<spiegel> 在 2025-06-17 上传 | 大小：290kb | 下载：0