[VHDL编程] lpt03

说明：这也是8255的设计,不知道是否好使,希望得到验证-This is 8255 in the design, so I do not know whether the hope of gaining certification
<runclever> 在 2025-06-14 上传 | 大小：272kb | 下载：0

[VHDL编程] DPLL0227+V+qt6

说明：用一片CPLD实现数字锁相环,用VHDL或V语言.-with a DPLL CPLD, VHDL or V language.
<sss> 在 2025-06-14 上传 | 大小：272kb | 下载：0

[VHDL编程] de_PL_MPSK

说明：基于VHDL硬件描述语言，完成对MPSK调制信号 的解调（这里M=4），即QPSK的解调-Based on the VHDL hardware descr iption language, completion of the MPSK modulated signal demodulation (where M = 4), namely, QPSK demodulation
<王勇> 在 2025-06-14 上传 | 大小：272kb | 下载：0

[VHDL编程] 005

说明：给大家上传一本非常好的关于verilog-hdl的电子书，实用，易懂，易学。此为第五章-Give us a very good upload on verilog-hdl of e-books, practical, easy-to-understand, easy to learn. This is the fifth chapter
<徐振华> 在 2025-06-14 上传 | 大小：272kb | 下载：0

[VHDL编程] decoder83

说明：一个83译码器，使用VRILOG写的，对初学者很有用-A 83 decoder
<Engr.Echo> 在 2025-06-14 上传 | 大小：273kb | 下载：0

[VHDL编程] shumaguan

说明：基于FPGA，使用verilog语言模块设计实现数码管计数-Based on FPGA, using verilog language module design and implementation of digital tube count
<wang> 在 2025-06-14 上传 | 大小：273kb | 下载：0

[VHDL编程] Alarm_Microblaze_ASM

说明：A Alarm system writed in Assembly to use on a Microblaze VHDL project.
<Gabriel> 在 2025-06-14 上传 | 大小：273kb | 下载：0

[VHDL编程] s_to_p_fpga

说明：采用Verilog编写的串并转换模块，可以用在MPSK调制和OFDM调制系统中。-Use Verilog write string and conversion module, which can be used in MPSK modulation and OFDM modulation system.
<qiaofeng> 在 2025-06-14 上传 | 大小：273kb | 下载：0

[VHDL编程] pci_mini_latest.tar

说明：数字系统中的PCI最小系统的IP核，可以作为入门使用- The minimum system of PCI digital system in the IP kernel, can be used as entry
<杨志峰> 在 2025-06-14 上传 | 大小：273kb | 下载：0

[VHDL编程] TEST1

说明：在本实验中，用三个按键开关来表示 1 位全加器的三个输入（ Ai、 Bi、 Ci）； 用二个 LED 来表示 1 位全加器的二个输出（ Si， C）。通过输入不同的值来观察输 入的结果与 1 位全加器的真值表（表 1-1）是否一致。-In this experiment, three button switches to represent three input a full adder (Ai, Bi, Ci) two by two LED to indicate output a
<小方> 在 2025-06-14 上传 | 大小：273kb | 下载：0

[VHDL编程] m60component20161109

说明：用verilog语言实现的模为60的计数器，经编译合格，利用quarter2及以上可以直接使用，并使用了分块模式(Using Verilog language to achieve the modulus of 60 counters, compiled by qualified, using quarter2 and above can be used directly, and the use of sub block mode)
<风行者199765 > 在 2025-06-14 上传 | 大小：273kb | 下载：0

[VHDL编程] vhdl分频器设计

说明：vhdl分频器设计，用quartus软件偏写，可进行时钟的分频。(Design of VHDL frequency divider)
<YXT800 > 在 2025-06-14 上传 | 大小：273kb | 下载：0