[VHDL编程] digital_clock

说明：用verlog语言编的一个很好的综合实验,特别适合于FPGA/CPLD的初学者-verlog language with a good addendum to the comprehensive experiment, particularly suitable for FPGA/CPLD beginners
<leolili> 在 2025-06-11 上传 | 大小：267kb | 下载：0

[VHDL编程] chuankou

说明：用硬件VHDL语言实现的串口通信的试验代码，可用来代替单片机的工作对串口进行测试。-VHDL language used hardware realize the serial communication of test code that can be used to replace the work of single-chip serial port for testing.
<姚大雷> 在 2025-06-11 上传 | 大小：267kb | 下载：0

[VHDL编程] caisezhuanhuan

说明：现色彩空间转换R’G’B’ to Y’CbCr的VHDL源代码。-Kabuki现rough cleaning转Connaught distance RGB to Y CbCr cavity VHDL Daitou Tungsten measurements 。
<姚大雷> 在 2025-06-11 上传 | 大小：267kb | 下载：0

[VHDL编程] state

说明：
<ispsubb> 在 2025-06-11 上传 | 大小：267kb | 下载：0

[VHDL编程] VHDLcodingStyle

说明：VHDL设计编码规范 VHDL设计编码规范-VHDL Design Coding Design Coding VHDL specification norms
<LXG> 在 2025-06-11 上传 | 大小：267kb | 下载：0

[VHDL编程] MB

说明：vhdl秒表程序,从书上看到的例子，试了可以，值得学习。-vhdl stopwatch program, from the book to see examples of the test can be, it is worth learning.
<张双洋> 在 2025-06-11 上传 | 大小：267kb | 下载：0

[VHDL编程] 66

说明：ABEL语言使用入门，verilog 和VHDL之外的一种硬件描述语言-ABEL hardware descr iption language
<wenhuaitao> 在 2025-06-11 上传 | 大小：267kb | 下载：0

[VHDL编程] multiclock_whitepaper

说明：ASIC中多时钟域处理方法白皮书。描述了ASIC设计/FPGA设计中跨时钟域信号的处理方法。-ASIC in the multi-clock domain approach the White Paper. Describes the ASIC design/FPGA design in the inter-clock domain signal processing methods.
<forrest1> 在 2025-06-11 上传 | 大小：267kb | 下载：0

[VHDL编程] SOPC_Builder_Memory_Subsystem_Development_Walkthro

说明：SOPC Builder 嵌入式系统设计中存储器配置手册-SOPC Builder design of embedded systems memory configurations Handbook
<xinmuwang> 在 2025-06-11 上传 | 大小：267kb | 下载：0

[VHDL编程] 4X4key_scan

说明：基于FPGA的4x4键盘扫描程序，采用VHDL语言进行编写-FPGA-based 4x4 keyp scanner, using VHDL language to prepare
<555> 在 2025-06-11 上传 | 大小：267kb | 下载：0

[VHDL编程] 7segment

说明：使用DE2开发板进行数码管和LED灯控制程序，利用18个拨码开关控制18个红色LED灯并控制数码管显示。-DE2 performed using digital control and LED light control procedures
<lizhensong> 在 2025-06-11 上传 | 大小：268kb | 下载：0

[VHDL编程] m60v20161109

说明：用verilog语言实现的模为60的计数器，经编译合格，利用quarter2及以上可以直接使用(Using Verilog language to achieve the modulus of 60 counters, compiled by qualified, using quarter2 and above can be used directly)
<风行者199765 > 在 2025-06-11 上传 | 大小：268kb | 下载：0