[VHDL编程] qiangdaqi(auto)

说明：用verilog hdl硬件描述语言实现多人抢答器功能，有计时，计分，报警等功能。-Using hardware descr iption language verilog hdl people realize Answer feature, have timing, scoring and alarm functions.
<杨操> 在 2025-06-09 上传 | 大小：260kb | 下载：0

[VHDL编程] multiple

说明：介绍了几种常用的乘法器的设计，carry_save_mult，ripple_carry_mult等，压缩包中包含结构流程图，用verilogHDL语言，采用modelsim仿真验证-This paper introduces some commonly used multiplier design, carry_save_mult, ripple_carry_mult such as, compressed package that contains the structure of flow
<yaoyongshi> 在 2025-06-09 上传 | 大小：260kb | 下载：0

[VHDL编程] I2C_fpga

说明：I2C总线控制及基于FPGA的实现,看看吧-I2C bus control and FPGA-based realization, take a look at it
<火冰> 在 2025-06-09 上传 | 大小：260kb | 下载：0

[VHDL编程] SOPC_pwm_source

说明：在SOPC下制作自定义部件（PWM发生器）的源程序，包括硬件描述HDL文件和驱动程序文件-Produced in the SOPC custom component (PWM generator) of the source, including hardware descr iption HDL files and driver files
<路得> 在 2025-06-09 上传 | 大小：260kb | 下载：0

[VHDL编程] fifo

说明：fifo使用手册，对于用IP core使用非常方便-fifo manual, for use with the IP core is very convenient
<赵维> 在 2025-06-09 上传 | 大小：260kb | 下载：0

[VHDL编程] stopwatch

说明：基于vhdl的数字秒表，计时精度为1/100秒，最长计时时间为59分59.59秒；设有复位开关、起停开关；验证可用。-On vhdl digital stopwatch, timing accuracy of 1/100 seconds, the longest time time of 59 minutes 59.59 seconds with reset switch, start-stop switches validation is available.
<ly> 在 2025-06-09 上传 | 大小：260kb | 下载：0

[VHDL编程] Alarm_Cloc188508552005

说明：vhdl files for alarm digital clock
<manal> 在 2025-06-09 上传 | 大小：260kb | 下载：0

[VHDL编程] CD-ROM-code-(vhdl)

说明：数字信号处理的fpga实现 第2版-光盘代码(vhdl)-Fpga implementation of digital signal processing 2nd Edition- CD-ROM code (vhdl)
<周诚> 在 2025-06-09 上传 | 大小：261kb | 下载：0

[VHDL编程] XAPP496---Memory

说明：基于FPGA的内存设计资料，能给FPGA方便的使用DDR做很好的准备，很好的资源啊！-FPGA-based memory design information, ease of use give FPGA DDR do good preparation, good resource ah!
<李广> 在 2025-06-09 上传 | 大小：261kb | 下载：0

[VHDL编程] ahb_system_generator_latest.tar

说明：AHB system generator. This file is a part of a system generator for AHB system. it is VHDL code for the AMBA arbiter.
<Uthman> 在 2025-06-09 上传 | 大小：261kb | 下载：0

[VHDL编程] m0_array_Serial_to_parallel

说明：采用m序列产生随机序列，然后通过对其进行串转并的转换输出8位，连接AD0832可以观察到噪声。-The m sequence is used to generate random sequence, and then through the serial to turn and the output of 8 bits, the connection of ad0832 can be observed in noise.
<张琼> 在 2025-06-09 上传 | 大小：261kb | 下载：0

[VHDL编程] Verilog典型电路设计_华为

说明：Verilog典型电路设计,学习价值较高。(Verilog typical circuit design, learning value is higher.)
<我法提了> 在 2025-06-09 上传 | 大小：261kb | 下载：0