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[VHDL编程] sin-two-90
说明：基于FPGA模拟DDS产生两路互为90度得正弦波，以此为依据，可做频率，相位可调的多路波形发生器-FPGA-based simulation DDS generates two sine wave was 90 degrees each other, as a basis to do the frequency, phase adjustable multi-channel waveform generator<huangshaobo> 在 2025-06-02 上传 | 大小：238kb | 下载：0
[VHDL编程] DDR3_user_design
说明：在Xilinx开发环境ISE13.2上用MIG产生的DDR3 SDRAM控制器，里面生成了Core，可用于DDR3读写控制-On the Xilinx development environment ISE13.2 generated with MIG DDR3 SDRAM controller, which generates the Core, DDR3 can be used to read and write control<吴言> 在 2025-06-02 上传 | 大小：238kb | 下载：0
[VHDL编程] the-capture-of-the-camera
说明：用FPGA来实现摄像头的捕捉和采集，源代码-FPGA to implement the capture and collection of the camera<初昀> 在 2025-06-02 上传 | 大小：238kb | 下载：0
[VHDL编程] Seven_vote
说明：在Quartus环境下verilog编写的一个7位投票器，拥有主持人的控制端口-Quartus environment Verilog prepared a seven vote, with the host control port<voldemortqq> 在 2025-06-02 上传 | 大小：238kb | 下载：0
[VHDL编程] 01.BTN_LED_Nexys3
说明：内容是关于FPGA的verilog和VHDL的程序，都是基于硬件项目的小程序-Program on the FPGA VHDL and Verilog, are based on a hardware project procedures<唯夕> 在 2025-06-02 上传 | 大小：238kb | 下载：0
[VHDL编程] project4_1
说明：D触发器门级实现，有异步复位置位，HDl verilog语言编写，能在DE2上运行-D flip-flop gate-level implementation, there are asynchronous Reset_Set, HDl verilog language, able to run on the DE2<董凯明> 在 2025-06-02 上传 | 大小：238kb | 下载：0
[VHDL编程] clock_gating
说明：在FPGA里运用Verilog HDL编写实现门控时钟，而不产生毛刺-In the FPGA using Verilog HDL prepared to achieve clock gating, without glitches<姜敏敏> 在 2025-06-02 上传 | 大小：238kb | 下载：0