[VHDL编程] 7_4859_1

说明：卡内基梅陇大学verilog课程讲义,希望大家能够喜欢！-Verilog University of Paisley and Adams Carnegie Course Training Manual, we hope to love!
<张新> 在 2025-06-14 上传 | 大小：229kb | 下载：0

[VHDL编程] verilog

说明：卡内基梅陇大学verilog课程讲义.pdf,是verilog 学习者非常实用的优秀资源-Carnegie University Meilong Verilog Course Training Manual. Pdf, is very useful Verilog learners excellent resources
<孙强> 在 2025-06-14 上传 | 大小：229kb | 下载：0

[VHDL编程] jiaotongdeng

说明：交通灯VHDL设计，所有程序和顶层逻辑图都有，编译已通过，管脚分配可按实际分配-VHDL design of traffic lights, all the procedures and have a top-level logic diagram, the compiler has passed, according to the actual distribution of pin allocation
<zhang> 在 2025-06-14 上传 | 大小：229kb | 下载：0

[VHDL编程] The_Verilog_Hardware_Description_Language

说明：初学者学习verilog语言的启蒙读本，阅读容易-Beginners to learn Verilog language Enlightenment Reader, easy to read
<谷牧> 在 2025-06-14 上传 | 大小：229kb | 下载：0

[VHDL编程] verilog7

说明：2對4解多工可以用來擴充至4對8解多工經硬體驗證過可用-2 pairs of 4 multi-tasking solution can be used to expand the solution to 4 to 8 multi-tasking experience certified by the hardware available
<蔡宗翰> 在 2025-06-14 上传 | 大小：229kb | 下载：0

[VHDL编程] usb_jtag

说明：FPGA、CPLD芯片的usb数据下载线，下载速度是并口的5位，内有原理图用程序-FPGA, CPLD chip usb data download lines, download speed is the parallel port of the five, with a schematic diagram of procedures in
<李聚光> 在 2025-06-14 上传 | 大小：229kb | 下载：0

[VHDL编程] MaxPlusII

说明：MaxPlus II 简易用户使用入门指南，解释详尽，内容易懂-Simple user MaxPlus II Getting Started Guide to explain the detailed
<yol> 在 2025-06-14 上传 | 大小：229kb | 下载：0

[VHDL编程] vhdl-bjq

说明：用vhdl语言编写表决器程序，通过代码实现来实现，采用三种实现方式。-Voting procedures used to write vhdl language code
<秦娜娜> 在 2025-06-14 上传 | 大小：230kb | 下载：0

[VHDL编程] key_led

说明：读取按键信号实验 如果按下的是key1,那么点亮LED1 如果按下的是key2,那么点亮LED1-LED2 以此类推，如果下按key8，那么全部点亮8个led-Reads the key signal experiment If you press the key1, then lit LED1 If you press the key2, then lit LED1-LED2 So, if the next press key8, then all eight led
<徐驰> 在 2025-06-14 上传 | 大小：230kb | 下载：0

[VHDL编程] crc32

说明：该文件主要描述的是crc算法的实现，是8bit输入，输出的是32bit的crc校验码-The document is to achieve crc algorithm described is 8bit input, the output is a 32bit crc checksum
<音速小飞> 在 2025-06-14 上传 | 大小：230kb | 下载：0

[VHDL编程] mac_layer_switch_latest.tar

说明：source code for Ethernet logic
<tjayaprakash> 在 2025-06-14 上传 | 大小：230kb | 下载：0

[VHDL编程] PLL_test

说明：用FPGA实现锁相环分频，将基准时钟频率通过PLL核分频生成多种时钟生成。(Phase-locked loop with FPGA to achieve frequency division, the frequency of the reference clock through the PLL core frequency to generate a variety of clock generation.)
<棋墨黑白> 在 2025-06-14 上传 | 大小：230kb | 下载：0