[VHDL编程] DebussyandModelsim

说明：Debussy和Modelsim的混合使用 -Debussy and the mixed use ModelSim
<liujie> 在 2025-06-06 上传 | 大小：218kb | 下载：0

[VHDL编程] time

说明：多功能数字时钟设计的源程序,可以实现计时\闹钟\鸣笛等基本功能.-露 脿 鹿 | 脛脺脢媒 脳 脰脢 卤 脰脫脡猫 录 脝渭脛脭
<HY> 在 2025-06-06 上传 | 大小：218kb | 下载：0

[VHDL编程] 071215

说明：数控震荡器的FPGA设计与实现，内容详细-NC Oscillator Design and Implementation of FPGA and detailed
<elisen> 在 2025-06-06 上传 | 大小：218kb | 下载：0

[VHDL编程] uart

说明：VHDL语言编写的全功能串口模块（包含DTR，RTS等管脚），在CPLD器件上测试通过-VHDL language, full-featured serial modules (including DTR, RTS pin, etc.), in the CPLD device test
<李特威> 在 2025-06-06 上传 | 大小：218kb | 下载：0

[VHDL编程] 100vhdl_example

说明：vhdl语言的100个例子 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 -VHDL language, VHDL language 100 examples of 100 cases of the first one cases of the control p
<光明顶> 在 2025-06-06 上传 | 大小：218kb | 下载：0

[VHDL编程] NewWayOfDPLLdesign

说明：使用VHDL语言进行设计DPLL（数字锁相环）的相关文件-The use of VHDL language design DPLL (digital phase-locked loop) of the relevant documents
<国家> 在 2025-06-06 上传 | 大小：218kb | 下载：0

[VHDL编程] Debussy_Modelsim

说明：Debussy for modelsim
<苗淼> 在 2025-06-06 上传 | 大小：218kb | 下载：0

[VHDL编程] 模六十计数器verilog源程序

说明：基于basys2开发板，用两个数码管显示当前计数值，switch0为复位按键！
<644703796@qq.com> 在 2013-12-12 上传 | 大小：218.44kb | 下载：0

[VHDL编程] SRAM

说明：DE2-35 SRAM简单读写VHDL源码，可以通过开发板上拨动开关输入数据，在LED上显示读写情况-DE2-35 SRAM to read and write simple VHDL source code, can input data through the development board to toggle switch, display to read and write in LED.
<ft> 在 2025-06-06 上传 | 大小：219kb | 下载：0

[VHDL编程] bcd_adder

说明：BCD ADDER USING VERILOG
<kumar> 在 2025-06-06 上传 | 大小：219kb | 下载：0

[VHDL编程] Xilinx-V7-FPGA

说明：xilinx v7 FPGA 的型号参数描述，利于读者进行FPGA的选型和编程-the descr iption of xilinx v7 FPGA,you can choose the right type of the FPGA
<sgy> 在 2025-06-06 上传 | 大小：219kb | 下载：0

[VHDL编程] kogge stone adder VHDL code

说明：Generic kogge-stone adder and testbench IN VHDL
<spgp1306> 在 2018-01-12 上传 | 大小：218.36kb | 下载：0