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[VHDL编程] Automobile-taillights-control
说明：是一个关于EDA的完整课程设计，汽车尾灯的控制，里面包括源程序代码级仿真波形，功能说明等，需要的额下载吧-it is a Curriculum design for EDA with Quartus，it contains all program and Simulation waveform files，if you need，you can download<liujian> 在 2025-06-09 上传 | 大小：172kb | 下载：0
[VHDL编程] trafficLED
说明：实现基本交通灯的功能，Xilinx Spartan-3E实验板上基于verilog控制东西南北两组交通灯的操控。-To achieve the basic function of the traffic lights, Xilinx Spartan-3E experiment board based on verilog controlled manipulation of the North and South, East and West two sets of traffic lights<赵露> 在 2025-06-09 上传 | 大小：172kb | 下载：0
[VHDL编程] verilog-hdl
说明：VHDL的各种算法算例，可供西电的大作业设计参考，是学习可编程语言的必备算例-VHDL examples of various algorithms available for Western Electric' s big job reference design is essential to learn a programming language examples<李小敏> 在 2025-06-09 上传 | 大小：172kb | 下载：0
[VHDL编程] fp24_prj
说明：这是我利用Verilog编写的一个时钟计数器，包括了时钟分钟和秒，结构简单，功能细化，而且我也将仿真结果放在该压缩文件中，通过下载到FPGA的板子当中就可以实现计数，希望对初学FPGA的同学有帮助-This is what I use Verilog prepared a clock counter, including the clock minutes and seconds, simple structure, function refinement, and I will also be<宗玥> 在 2025-06-09 上传 | 大小：172kb | 下载：0
[VHDL编程] Count-clock-synthesis-experiments
说明：练习综合设计能力，设计一个含时/分/秒的时钟，并且可以设置、清除、 12/24 小时工作模式切换。-Exercise comprehensive design capabilities, including the design of a time/minutes/seconds of the clock, and you can set, clear, 12/24 hour work mode.<YCZ> 在 2025-06-09 上传 | 大小：172kb | 下载：0
[VHDL编程] transport-light
说明：提供利用FPGA设计一个简单交通灯的方法。提供原码以及逻辑图的文件-transport light<桃桃> 在 2025-06-09 上传 | 大小：172kb | 下载：0
[VHDL编程] CY7C68013andFPGAinterface
说明：CY7C68013与FPGA接口的Verilog HDL实现-Verilog HDL CY7C68013 and FPGA implementation of the interface<孙超> 在 2025-06-09 上传 | 大小：172kb | 下载：0
[VHDL编程] digital-frequency
说明：简易数字频率计设计，使用ise软件仿真，xilinx芯片，可以测输入信号的频率-Simple digital frequency meter design, simulation ise software, xilinx chip that can measure the frequency of the input signal<lixiaomiao> 在 2025-06-09 上传 | 大小：172kb | 下载：0
[VHDL编程] divide
说明：使用Verilog硬件描述语言编写的分频功能，语言代码简短明了(Frequency division function)<Sunshine7337 > 在 2025-06-09 上传 | 大小：172kb | 下载：0
[VHDL编程] fft
说明：因此，即便使用ISR而不是HWI,他的中断延时也是蛮大的，因此，我想知道，对于这种强实时的应用如何考虑，裸跑我认为可能比SYS/BIOS还要好一些。(Square brackets ( [ and ] ) identify an optional parameter. If you use an optional parameter, you specify the information within the brackets. Unless the square brac)<zchzch > 在 2025-06-09 上传 | 大小：172kb | 下载：0
[VHDL编程] bcd counter
说明：Binary counter design in verilog<Armaghan> 在 2025-06-09 上传 | 大小：172kb | 下载：0