资源列表
[VHDL编程] verilog135
说明：一百三十五个Verilog hdl 实例教程，经典实例！~-about one hundred and thirty five verilog hdl examples to share with you !enjoy!<张广强> 在 2025-06-09 上传 | 大小：166kb | 下载：0
[VHDL编程] spreadingcommunicatinon
说明：spearding progect by vhdl code simulate<mohammed> 在 2025-06-09 上传 | 大小：166kb | 下载：0
[VHDL编程] maichongbbbb
说明：学习利用集成逻辑门、555定时器设计脉冲信号产生电路；掌握影响脉冲波形参数的定时元件参数的计算方法；学习脉冲波形整形和分频方法 -Learning to use the integrated logic gate, 555 timer pulse signal generation circuit design control parameters affect the timing pulse device parameters is calculated study pulse sh<徐彬> 在 2025-06-09 上传 | 大小：166kb | 下载：0
[VHDL编程] VMM_Hardware_Abstraction_Layer_User_Guide
说明：synopsys VMM Hardware Abstraction Layer User Guide<诸葛龙> 在 2025-06-09 上传 | 大小：166kb | 下载：0
[VHDL编程] WirelesscommunicationFPGAdesign.Verilog
说明：无线通信FPGA设计[田耘等编著][程序源代码]_2010112514154616，用Xilinx开发，调用modelsim进行仿真。-Wireless communication FPGA design [TianYun, etal] [source code] _2010112514154616, use Xilinx development, call modelsim simulation.<赵撼坤> 在 2025-06-09 上传 | 大小：166kb | 下载：0
[VHDL编程] Counter24hour
说明：用VHDL语言编写的一个二十四进制计数器，一个脉冲输入引脚，一个复位输入端，四个BCD码输出端。与我另外的八个模块是配配套的。-A 24 binary counter programmed with VHDL language.A pulse input, a reset input, four output BCD code. It is one of my total 9 modules that are used to design a digital clock.<chzhsen> 在 2025-06-09 上传 | 大小：166kb | 下载：0
[VHDL编程] Asy_FIFO_FPGA
说明：对于异步FIFO使用的经典教程，能对学习使用异步FIFO的初学者起到很好的指导作用。-For asynchronous FIFO using classic handbook, learning to use the asynchronous FIFO can play a very good beginners guide.<刘渔舟> 在 2025-06-09 上传 | 大小：166kb | 下载：0
[VHDL编程] Embedded-Systems---Xilinx_JTAG_Schematic
说明：JTAG Schematic for Xilinx devices<Birrax> 在 2025-06-09 上传 | 大小：166kb | 下载：0