[VHDL编程] VerilogHDLSource

说明：Verilog HDL程序设计教程配套源码-Verilog HDL Design Tutorial matching source
<tmjdone> 在 2025-11-22 上传 | 大小：166kb | 下载：0

[VHDL编程] gate

说明：verilog中调用门级电路的实验程序，实现了门级舰模-call Verilog gate-level circuit of the experimental procedures, to achieve a gate-level ship-mode
<洪磊> 在 2025-11-22 上传 | 大小：166kb | 下载：0

[VHDL编程] clock

说明：以前学习VHDL语言时做的一个电子闹钟程序，可以实现时，分，秒的计时以及定时，校时，闹钟，整点报时的功能。-VHDL language before learning to do procedures in an electronic alarm clock, you can realize hours, minutes and seconds of time and from time to time, school time, alarm clock, the whole point tim
<韩笑> 在 2025-11-22 上传 | 大小：166kb | 下载：0

[VHDL编程] 3fp

说明：奇数分频和倍频(只需修改参数就可以实现较难得基数分频和倍频)-Odd frequency and frequency-doubling (just modify the parameters can be achieved relatively rare sub-base frequency and octave)
<wk> 在 2025-11-22 上传 | 大小：166kb | 下载：0

[VHDL编程] an_jian_qu_dou_dong

说明：基于FPGA实现的按键去抖动电路设计，解决了按键抖动的问题-abcdefjgajgasg
<电子时钟> 在 2025-11-22 上传 | 大小：166kb | 下载：0

[VHDL编程] pci_mcst

说明：---简化版，实现PCI总线控制--- 器件：ep1c6 开发工具：QuartusII 功能：简化PCI总线接口，占用资源少； 实现单路曼彻斯特码的收发。---- Starter Edition, to achieve control of PCI bus devices---: ep1c6 development tools: QuartusII functions: simplify PCI bus interface, occupy less resources the
<l.s.m> 在 2025-11-22 上传 | 大小：166kb | 下载：0

[VHDL编程] frequency

说明：该程序是基于FPGA的硬件描述语言，实现的功能是对时钟进行分频，从而产生任意频率的输出时钟。-The program is based on FPGA hardware descr iption language to realize the function of clock frequency, resulting in arbitrary output clock frequency.
<微微一笑> 在 2025-11-22 上传 | 大小：166kb | 下载：0

[VHDL编程] veriloghdl135

说明：veriloghdl教程135例,含有各种veriloghdl编程实例，很经典，希望能有需要的朋友帮助-veriloghdl Tutorial 135 cases containing examples of various programming veriloghdl, very classic, hoping to help a friend in need
<mieweng> 在 2025-11-22 上传 | 大小：166kb | 下载：0

[VHDL编程] compare

说明：基于FPGA的VHDL设计。可以比较任何类型数据的大小关系。-The VHDL-based FPGA design. Can compare the size of any relationship between the type of data.
<王瑀> 在 2025-11-22 上传 | 大小：166kb | 下载：0

[VHDL编程] FPGA

说明：FPGA中差分信号的使用，一份关于FPGA布线资料-In the use of differential signal FPGA a FPGA routing information on the
<liang> 在 2025-11-22 上传 | 大小：166kb | 下载：0

[VHDL编程] ALU

说明：算术逻辑部件的verilog代码，它能够实现半加器、全加器、比较、按位与、按位或、按位异或、加一、减一的操作-Arithmetic logic unit of the verilog code, it can achieve half adder, full adder, compare, bitwise and, bitwise or, bitwise xor, plus one, minus one operation
<*飞> 在 2025-11-22 上传 | 大小：166kb | 下载：0

[VHDL编程] CoreCORDIC_DS

说明：cordic rtl generator for generating different cordic arithmetic
<nmt> 在 2025-11-22 上传 | 大小：166kb | 下载：0