[VHDL编程] fulladder

说明：single bit full adder
<law> 在 2025-06-19 上传 | 大小：134kb | 下载：0

[VHDL编程] aes_core_latest-1.tar

说明：Simple AES (Rijndael) balance implementation and trade off size and performance-Simple AES (Rijndael) balance implementation and trade off size and performance
<FPGACore> 在 2025-06-19 上传 | 大小：134kb | 下载：0

[VHDL编程] display_with_dia

说明：本实验仪提供了6 位8段码LED显示电路，学生只要按地址输出相应数据，就可以实现对显示器的控制。显示共有6位，用动态方式显示。8位段码、6位位码是由两片74LS374输出。位码经MC1413或ULN2003倒相驱动后，选择相应显示位。 本实验仪中 8位段码输出地址为0X004H，位码输出地址为0X002H。此处X是由KEY/LED CS 决定，参见地址译码。 做键盘和LED实验时，需将KEY/LED CS 接到相应的地址译码上。以便用相应的地址来访问。例如，将KEY/LED CS接到CS
<yangxiao> 在 2025-06-19 上传 | 大小：134kb | 下载：0

[VHDL编程] Verilog_examples

说明：强大丰富的Verilog实例资料，内含大量简单实用的Verilog源代码，带你快速入门！-Verilog examples of powerful data-rich, containing a large number of simple and practical Verilog source code with you a quick start!
<lyh> 在 2025-06-19 上传 | 大小：134kb | 下载：0

[VHDL编程] vhdl

说明：基于FPGA的等精度频率计 频率测试功能：测量范围1Hz～20MHz。测频精度：测频全域相对误差恒为万分之一基于FPGA的等精度频率计-based on FPGA precision frequency meter
<candice> 在 2025-06-19 上传 | 大小：134kb | 下载：0

[VHDL编程] Df3

说明：fpgafft 用 实现dsp 的fft算法 其中有几个文档文件和用vhdl写的1024点 代码-fpgafft dsp with the fft algorithm to achieve a number of documents including documents and written with a vhdl code for 1024 points
<fengyike> 在 2025-06-19 上传 | 大小：134kb | 下载：0

[VHDL编程] uart16750_latest.tar

说明：UART 16750 VHDL core
<Joe> 在 2025-06-19 上传 | 大小：134kb | 下载：0

[VHDL编程] AVD

说明：现代的IC芯片包含丰富的触发器，不同电路的时钟驱动源存在频率和相位的差异，因而出现了跨不同时钟区域进行异步数据传输的要求。亚稳态问题是异步数据传输过程面临的主要问题，本文提出多种跨越异步时钟边界传输数据的方法，它们包括FIFO法和脉冲展宽处理等同步方法。 -Modern IC chip contains a wealth of trigger, the clock drive source different circuit exists between the frequency and ph
<daphne> 在 2025-06-19 上传 | 大小：134kb | 下载：0

[VHDL编程] m_sequencer

说明：m序列发生器，长度可以变化，此处使用长度为40 的移位寄存器。反馈函数使用的是：x40+x5+x4+x3+1-m sequence generator, the length can be varied. here the length of the shift register is 40. Feedback function : x40+ x5+ x4+ x3+1
<李雪茹> 在 2025-06-19 上传 | 大小：134kb | 下载：0

[VHDL编程] 4v2

说明：ENTITY maj IS PORT(a,b,c : IN BIT m : OUT BIT) END maj --Dataflow style architecture --Behavioural style architecture using a look-up table ARCHITECTURE using_table OF maj IS BEGIN PROCESS(a,b,c) CONSTANT lookuptable : BIT_VEC
<赵中原> 在 2025-06-19 上传 | 大小：134kb | 下载：0

[VHDL编程] allot1_4

说明：设计一个双1路到4路的数据分配器电路 设计要求： （1）1路到4路数据分配器其逻辑功能表如表3.2.2所示，试用行为描述方式写出设计块对其逻辑功能进行描述。 表3.2.2 数据分配器功能表 S1 S0 Out0 Out1 Out2 Out3 0 0 in z z z 0 1 z In Z Z 1 0 Z Z In z 1 1 Z Z Z in-1 way to design a dual 4-way data distributor circuit design
<mowensui> 在 2025-06-19 上传 | 大小：134kb | 下载：0

[VHDL编程] barrons-word-list

说明：barrons word list very useful
<rahul> 在 2025-06-19 上传 | 大小：134kb | 下载：0