[VHDL编程] basys2

说明：BASYS2 board,FPGA，实现M12序列的生成并加在低频二进制信号上（输入信号），之后实现了位同步提取。-BASYS2 board, FPGA, to achieve M12 sequence generation and added to the low-frequency binary signal (input signal), and then to achieve the bit synchronization extraction.
<尹晨光> 在 2025-06-20 上传 | 大小：134kb | 下载：0

[VHDL编程] uart16750_latest.tar

说明：UART Module VHDL CODE TESTED ON FPGA
<dave> 在 2025-06-20 上传 | 大小：134kb | 下载：0

[VHDL编程] SRAM_GPIF

说明：一份usb2.0 gpif模式下的sram接口传输代码，里面包括fw.c,dscr.a51,FX2_SRAM_GPIF.hex,FX2_SRAM_GPIF.iic等文件-A usb2.0 gpif Mode sram interface transfer code, which includes fw.c, dscr.a51, FX2_SRAM_GPIF.hex, FX2_SRAM_GPIF.iic other documents
<胡小刚> 在 2025-06-20 上传 | 大小：134kb | 下载：0

[VHDL编程] VHDL

说明：These are some vhdl program-These are some vhdl program...
<Ashok Mahato> 在 2025-06-20 上传 | 大小：134kb | 下载：0

[VHDL编程] uart16750_latest.tar

说明：uart 控制器 verilog / vhdl 源代码-uart control verilog /vhdl source
<陈成> 在 2025-06-20 上传 | 大小：134kb | 下载：0

[VHDL编程] multiplying-unit

说明：fpga verilog入门经典系列完整版，下载即用:乘法器-fpga verilog multiply
<wdlpt> 在 2025-06-20 上传 | 大小：134kb | 下载：0

[VHDL编程] uart16750_latest.tar

说明：Implements a synthesizable 16550/16750 UART core.
<Juanjo> 在 2025-06-20 上传 | 大小：134kb | 下载：0

[VHDL编程] comparator_4bit

说明：4 BIT COMPARATOR USING VERILOG
<kumar> 在 2025-06-20 上传 | 大小：134kb | 下载：0

[VHDL编程] triplesdi

说明：Xilinx Triple SDI IP Sources
<hasasoft> 在 2025-06-20 上传 | 大小：134kb | 下载：0

[VHDL编程] aud

说明：秒表小炸弹 用秒表做一个计时器，时间一到就会爆炸(stopwatch Make a timer with a stopwatch and explode when the time comes)
<mg420 > 在 2025-06-20 上传 | 大小：134kb | 下载：0

[VHDL编程] clock

说明：数字时钟，用VHDL语言设计，能调时间，整点响铃(Digital clock, designed in VHDL language, can adjust the time, the whole bell ring)
<liujhliujp81 > 在 2025-06-20 上传 | 大小：134kb | 下载：0

[VHDL编程] uart

说明：RS232通信程序，用于实现PC端与FPGA之间实现串口通信(RS232 communication program for realizing serial port communication between PC and FPGA)
<.00> 在 2025-06-20 上传 | 大小：134kb | 下载：0