[VHDL编程] xu

说明：序列信号发生器，发生信号为01-Sequence signal generator, the occurrence of signal 0100111
<陈小慧> 在 2025-06-20 上传 | 大小：129kb | 下载：0

[VHDL编程] final

说明：This Source is Verilog Coding. Made in Altera Quartus 9.0 Service Pack 3. Important, I know not used board.
<SongJiYoon> 在 2025-06-20 上传 | 大小：129kb | 下载：0

[VHDL编程] digit_deletion_game-rev1.0

说明：digit deletion game to be implented by verilog. This game was used in casio game before 20 years. I made it in verilog. Game rule is simple. number is generated in random and user will delete number in display out of order. Have Fun.
<龍 龍 > 在 2025-06-20 上传 | 大小：129kb | 下载：0

[VHDL编程] VLSI-FINAL-MANUAL

说明：vlsi manual helps to engineering students for vhdl codes of some practicals
<malhar> 在 2025-06-20 上传 | 大小：129kb | 下载：0

[VHDL编程] elevator-control-c-code

说明：用于单片机实现电梯控制的程序代码，适用于多种单片机和开发板运行，程序经典小巧，适合初学者学习借鉴。-For elevator control MCU program code for a variety of microcontroller and development board to run the program the classic compact, suitable for beginners to learn.
<李卓> 在 2025-06-20 上传 | 大小：129kb | 下载：0

[VHDL编程] SD_GCC_V2.3_M32

说明：sd file system for the nexys2 fpga board
<reconfigurer> 在 2025-06-20 上传 | 大小：129kb | 下载：0

[VHDL编程] reg4bit

说明：register 4 bit vhdl code
<mm> 在 2025-06-20 上传 | 大小：129kb | 下载：0

[VHDL编程] High-precision-stopwatch--clock

说明：555产生正当电路，译码器，进制转换 ，计时范围0S~9MIN59S-555 to produce a proper circuit, decoder, binary conversion, timing range 0S 9MIN59S
<王波> 在 2025-06-20 上传 | 大小：129kb | 下载：0

[VHDL编程] modetect

说明：视频输入处理中的模式识别的verilog代码。经fpga验证，可以使用-Video input processing, pattern recognition verilog code. Fpga verification, you can use the
<mmmm1111111111> 在 2025-06-20 上传 | 大小：129kb | 下载：0

[VHDL编程] test_pll_2

说明：锁相环的verilog源代码，其中包括发送端，鉴相器，滤波器，压控振荡器的源代码，主要实现输入输出信号的跟踪，捕获和锁定，使输入输出信号在较短时间内达到同步。-This is a verilog code for PLL, including transmitor, PDF, Filter, VCO and so on. It mainly realize the input and output signal tracking, capture and lock, make the in
<HQ> 在 2025-06-20 上传 | 大小：129kb | 下载：0

[VHDL编程] VHDLiic1121

说明：模拟I2C总线时序，特权同学实例，可供参考-I2C Bus Timing
<刘亮> 在 2025-06-20 上传 | 大小：129kb | 下载：0

[VHDL编程] Frecuency-Divisor

说明：This code Use the 50 Mhz clock of BASYS 2 FPGA to generate a frecuency divisor (choose the div value using FPGA Switches). The result is shown in two leds to compare, one have a frecency fixed (with out div ) and the secon led showm the div selected
<dokuro> 在 2025-06-20 上传 | 大小：129kb | 下载：0