[VHDL编程] PLL

说明：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF-Digital phase-locked loop PLL is the design source code, which, Fi is the input frequency (receive data), Fo (Q5) is
<许伟> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] full_add

说明：这是一个全加器，有三个输入，有两个输出，输入分别是两个加数，一个进位，输出分别是和，进位-This is a full adder, three input, two output, input is represented by two summand, a binary output, respectively and, binary
<梁永安> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] OFDMRxSynchronization

说明：fft synchornization in reciever
<mohamed saad> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] 20096.28

说明：
<王> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] AccelrateDesignPerformance

说明：FPGAs related material to accelerate design modules
<cesariokhurmi> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] dfdfd

说明：hello fpga project hello fpga project-hello fpga project hello fpga project hello fpga project
<ANNIYAN> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] t1

说明：tourbo encode pdf file we can study derive these folders
<suresh> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] comp

说明：经典比较器源代码，VHDL语言编写，可以-Classic source code comparator, VHDL language, you can see
<小马> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] clock1602

说明：采用Verilog语言编写，实现时钟的功能，比较简单-Verilog language used to achieve clock function, is relatively simple
<shineson> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] convolution_encoder_VHDL

说明：卷积码编译码,由SERVICE、PSDU、TAIL和PAD域组成的DATA域应进行卷积编码，码率应根据所需的传输速率从R=1/2,2/3,3/4中选择-for 802.11a simulation WLAN FEC convolution_encoder g0=133 g1=171 Rate 0:1/2 1:2/3 2:3/4 for 802.11a simulation
<cslbetter> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] [f

说明：只能小车C8051，智能小车C8051的程序设置，有用的来看看
<luozian> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] my_adder

说明：spartan 2 4 bit adder project
<dumbmage> 在 2025-06-21 上传 | 大小：124kb | 下载：0