[VHDL编程] ledtest

说明：用于测试ACEX1k30的流水灯程序，晶振频率为20mhz。运行环境Maxplus2-for testing the water ACEX1k30 lights procedures, the frequency of 20MHz crystal oscillator. Operating environment FLEX10K
<闪核> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] frequency_counter_2(successful)(top-down design).r

说明： 小巧的频率计数器，VHDL源代码和仿真文件具全，直接从管工程文件拷贝过来。绝对可用。-compact frequency counters, VHDL source code and simulation with all documents directly from the control engineering documents copied. Absolutely available.
<wl> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] DFF1

说明：由VHDL 语言实现的D触发器利用的是QUARTUES环境已经得到验证-By the VHDL language using the D flip-flop is QUARTUES environment has been tested
<df> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] OFDMRxSynchronization

说明：使用FPGA設計WiMax接收機之OFDM同步硬體電路(內附VHDL code)-WiMax receivers using FPGA Design OFDM synchronization of hardware circuit (with VHDL code)
<蔡宗軒> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] dividefre

说明：CPLD_EPM7064程序,运用计数器实现的分频程序,VHDL-CPLD_EPM7064 procedures, the use of counters to achieve the sub-frequency procedures, VHDL
<> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] Embedded_risc

说明：Embedded_risc IP CORE .VERY GOOD AS A STUDY FILE-Embedded_risc IP CORE. VERY GOOD AS A STUDY FILE
<lijun> 在 2025-06-21 上传 | 大小：124kb | 下载：0

[VHDL编程] adder4bit

说明：VHDL设计的四位加法器器，仿真测试正确，可以使用。-VHDL design of four adders, a simulation test correctly, you can use
<高立新> 在 2025-06-21 上传 | 大小：125kb | 下载：0

[VHDL编程] DI-S-AND-V

说明：这个程序是为了区分SIGNAL和VARIABLE在不同情况下要怎样使用的例程，程序中使用了三种情况来说明问题-This program is designed to differentiate between routine SIGNAL VARIABLE in different situations and how you want to use, the program uses the three cases to illustrate the problem
<费时> 在 2025-06-21 上传 | 大小：125kb | 下载：0

[VHDL编程] pwm_latest.tar

说明：pulse width modulator, work as one PWM or one timer. 16 bit main counter
<hj> 在 2025-06-21 上传 | 大小：125kb | 下载：0

[VHDL编程] sdram

说明：sdram的控制程序，以及相关的testbench(sdram control module)
<大地2020 > 在 2025-06-21 上传 | 大小：125kb | 下载：0

[VHDL编程] Ethernet_usd_send_quartus

说明：Ethernet_UDP_send_quartus
<孤烟> 在 2025-06-21 上传 | 大小：125kb | 下载：0

[VHDL编程] uart_test_Verilog

说明：用verilog实现了uart功能的demo工程。工程使用的IDE为“ISE Design Suite 14.7”，使用时可根据自己硬件，修改引脚配置即可。(The demo project of UART function is realized with Verilog. The IDE used in the project is "ISE Design Suite 14.7", which can be used to modify the pin configura
<shaoyang_v> 在 2025-06-21 上传 | 大小：125kb | 下载：0