[VHDL编程] weifenqi

说明：微分器：利用数字锁相环进行位同步信号提取的关键模块-Differentiator: the use of digital phase-locked loop for bit synchronous signal extraction of key modules
<邓代竹> 在 2025-06-21 上传 | 大小：123kb | 下载：0

[VHDL编程] light

说明：用VHDL语言仿真交通灯 用VHDL语言仿真交通灯-Simulation using VHDL language VHDL language with traffic lights traffic lights Simulation
<晴天> 在 2025-06-21 上传 | 大小：123kb | 下载：0

[VHDL编程] honhludeng

说明：软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 用VHDL语言仿真交通灯-Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Using VHDL language simulation of traffic lights
<许毅民> 在 2025-06-21 上传 | 大小：123kb | 下载：0

[VHDL编程] SPWM_ADC_LCD

说明：
<zyb> 在 2025-06-21 上传 | 大小：123kb | 下载：0

[VHDL编程] 006

说明：这是初学者学习verilog硬件描述语言很好的资料，第6章 study verilog-study verilog
<ray> 在 2025-06-21 上传 | 大小：123kb | 下载：0

[VHDL编程] hexc_display

说明：数码管显示的VHDL程序，自己做实验调出来的-LED display of the VHDL program, tune out their own experiments
<周宇> 在 2025-06-21 上传 | 大小：123kb | 下载：0

[VHDL编程] Verilog_UDP

说明：辛辛苦苦找到的UDP的资料，在verilog中UDP指的是用户定义的原语。比如说大家有时候会见到“primitive...table...endtable...endendprimitive”这样的代码段，在书上只能找到大概的解释。到网上查的话又老是跟TCP/IP的UDP冲突。所以特地搜集到了这个东西，希望能帮助大家解决“用户原语”相关的问题。-UDP hard to find the information in verilog in the UDP refers to the user-de
<龙也> 在 2025-06-21 上传 | 大小：123kb | 下载：0

[VHDL编程] xb

说明：用汉宁窗设计一个FIR高通数字滤波器，满足以下参数要求：通带边界频率ωp=0.7π，通带内衰减函数αp=0.4dB；阻带边界频率Ωs=0.4π，阻带内衰减函数为αs=55dB。-With the Hanning window design an FIR high-pass digital filter to meet the requirements the following parameters: passband edge frequency ωp = 0.7π, pass-band at
<xbwu1> 在 2025-06-21 上传 | 大小：123kb | 下载：0

[VHDL编程] zhuangtaiji

说明：状态机 FPGA 中的实现，已经通过FPGA的仿真！-FPGA Realization of the state machine has been through the FPGA of simulation!
<rbj> 在 2025-06-21 上传 | 大小：123kb | 下载：0

[VHDL编程] TERASIC_AUDIO

说明：友晶提供的Audio的IP核。这个IP核提供了Verilog的硬件部分源码和相应的HAL驱动程序。-Audio provided by Friends of Crystal' s IP core. The IP core provides a Verilog hardware part of the source and the corresponding HAL driver.
<changjiang> 在 2025-06-21 上传 | 大小：123kb | 下载：0

[VHDL编程] EDAtechnologies

说明：此为本人学习VHDL语言时的笔记，内容非常详细，对于初学EDA技术的人来讲是很好参考知识。其中包括简单的编程和较复杂的编程，很有用的东西。-This is my notes when learning VHDL language, the content is very detailed and EDA technologies for the beginner who is a good reference in terms of knowledge. These include simple
<bianweiy> 在 2025-06-21 上传 | 大小：123kb | 下载：0

[VHDL编程] compare

说明：一个用verilog写的基本的比较器，其中带了一些其他的电路，也是用verilog编的，希望对读者有用。-Use verilog to write a basic comparator, which brought a number of other circuits, but also with the verilog code, and I hope useful to readers.
<lixu> 在 2025-06-21 上传 | 大小：123kb | 下载：0