[VHDL编程] DupalPortRam

说明：基于quartus的双端口RAM的完整设计流程，包括建立的工程仿真实现-Quartus-based dual-port RAM of the integrity of the design process, including the establishment of the Engineering Simulation
<崔慧娟> 在 2025-06-21 上传 | 大小：122kb | 下载：0

[VHDL编程] led_run

说明：走马灯设计，可以实现LED灯的逐个明暗。顺序分别是从左至右-led run
<闻闻> 在 2025-06-21 上传 | 大小：122kb | 下载：0

[VHDL编程] dianzibiao

说明：实现了简单的电子表功能，是24小时，用VHDL所编写的，quartus ii 7.2-To achieve a simple spreadsheet functions, is 24 hours, using VHDL prepared, quartus ii 7.2
<ad> 在 2025-06-21 上传 | 大小：122kb | 下载：0

[VHDL编程] eda6_4

说明：EDA6 实验二，是初学者很好的参考资料。-EDA6 second experiment is a good reference for beginners.
<吕熠栋> 在 2025-06-21 上传 | 大小：122kb | 下载：0

[VHDL编程] dianti

说明： 1、 每层电梯的入口处设有上下请求开关，电梯内设有乘客到达层次的停站请求开关。 2、 设有电梯所处位置指示装置及电梯运行模式（上升或下降）指示装置。 3、 电梯每秒升降一层。 4、 电梯到达有停站请求的楼层后，经过1s电梯打开，开门只是灯亮，开门4s后，电梯门关闭（关门指示灯灭），电梯继续运行，直至执行完请求信号后停在当前楼层。 5、 能记忆电梯内外的所以请求信号，并按照电梯运行规则依次响应，每个请求信号保留至执行后消除。
<李辉> 在 2025-06-21 上传 | 大小：122kb | 下载：0

[VHDL编程] bug

说明：软件bug统计分析相关书籍，说明各类bug统计的一些方法-bug
<lis> 在 2025-06-21 上传 | 大小：122kb | 下载：0

[VHDL编程] Jewish

说明：乍一看书名，许多读者可能会感到奇怪：为什么说左手犹太人右手温州人呢？为什么不是其他人？近二千年来，即使有颠沛流离，即使被驱赶打压，犹太商人还是整个商业世界的龙头老大，漫长的历史长河中，印度商人、中国商人、*商人都曾风云一时，但他们都只能屈居于犹太商人的阴影下。-At first glance the title, many readers might wonder: Why is the Jews left hand Wenzhou it? Why not others? Nearly two
<Bagger> 在 2025-06-21 上传 | 大小：122kb | 下载：0

[VHDL编程] vhdl

说明：检测一组或多组又二进制码组成的脉冲序列信号，当序列检测器连续收到一组或多组序列信号，如果与预先设置的码相同的时候，输出1，否则输出0. -Detection of one or more group was composed of binary code pulse train signal, when the sequence detector continuous sequence of one or more groups received signal, if the same co
<venny> 在 2025-06-21 上传 | 大小：122kb | 下载：0

[VHDL编程] _9_lcd1602_test

说明：基于nios 的ker isr模板工程，用户可以根据此工程来开发ker程序-Based on the ker isr nios template project, the user can program this project to develop ker
<光芒电子> 在 2025-06-21 上传 | 大小：122kb | 下载：0

[VHDL编程] 12

说明：Verilog HDL应用程序设计实例精讲源码-Verilog HDL design example application source code Jingjiang
<田七> 在 2025-06-21 上传 | 大小：122kb | 下载：0

[VHDL编程] biaojueqi

说明：四路表决器。原理图设计。经过时序仿真验证。-Four voting machine. Schematic design. After a timing simulation.
<陈泽辉> 在 2025-06-21 上传 | 大小：122kb | 下载：0

[VHDL编程] test_verilog

说明：verilog编程实践，内含多个实例，均已在modelsim下编译通过-a simulation
<zsl> 在 2025-06-21 上传 | 大小：122kb | 下载：0