[VHDL编程] SJ_FSM

说明：这是有限状态机的学习资料，详细介绍了设计有限状态机的步骤和方法，对想学习数字系统设计的朋友应该有所帮助-This is a finite state machine learning materials, details the steps to design finite state machines and methods for studying digital system design to a friend should help
<陈泰安> 在 2025-06-21 上传 | 大小：121kb | 下载：0

[VHDL编程] xapp250-(2)

说明：the document is related to video transmission and serial digirtal interface (SDI) standard which describes how to transport standard-definition digital video serially over coax cable
<geunie> 在 2025-06-21 上传 | 大小：121kb | 下载：0

[VHDL编程] hi-3593_v-rev-a

说明：arinc429通信驱动文件，用于429通信-arinc429 communication driver files for 429 communications
<张雪海> 在 2025-06-21 上传 | 大小：121kb | 下载：4

[VHDL编程] FPGA.files

说明：这里面介绍了FPGA设计中的常用的四种技巧，非常经典，希望对大家有用。-This FPGA design which describes the four techniques commonly used, very classic, want to be useful.
<杜维轩> 在 2025-06-21 上传 | 大小：121kb | 下载：0

[VHDL编程] VHDL-fudianyunsuan

说明：用VHDL_语言在FPGA_上实现浮点运算,本文叙述的比较清楚，对初步了解浮点运算有较高的参考价值-failed to translate
<> 在 2025-06-21 上传 | 大小：121kb | 下载：0

[VHDL编程] counter

说明：This a program in VHDL for Spartan 3E starterkit which lets you increase and decrease a count that is showed in 8 leds.
<Fausto> 在 2025-06-21 上传 | 大小：121kb | 下载：0

[VHDL编程] dxp_difference_pair

说明：介绍了电路设计中，差分线对的知识，以及实际处理中的匹配参数和具体走线的要求-Describes the circuit design, knowledge of differential pair, and matching the actual processing parameters and the specific requirements of the alignment
<李健> 在 2025-06-21 上传 | 大小：121kb | 下载：0

[VHDL编程] mea_word

说明：自己编的处理器verilog源码，实现了8位处理器的功能，包含流水线-mcu verilog
<王彬> 在 2025-06-21 上传 | 大小：121kb | 下载：0

[VHDL编程] clock-generator

说明：在集成电路设计中，时钟乃必备元素，但时钟产生器一般为模拟或者数模混合电路，在以数字电路为主的ASIC设计中，一般使用其模型来仿真。 写一个时钟产生器模块。-In integrated circuit design, the clock is an essential element, but the clock generator is generally analog or mixed analog-digital circuits, digital circuits based ASIC
<彬> 在 2025-06-21 上传 | 大小：121kb | 下载：0

[VHDL编程] eth

说明：用数字逻辑语言描述以太网，百兆以太网MAC和MII的verilog源码-With digital logic language to describe Ethernet
<胡封> 在 2025-06-21 上传 | 大小：121kb | 下载：0

[VHDL编程] zigeti

说明：基于FPGA的verilog语言写的按键控制步进1 的输出占空比从1 到99 的脉冲波，并用两位数码管显示出脉冲波占空比，按键key10加1 ,按键key11减1 。-FPGA-based verilog language button control stepper output duty cycle of 1 from 1 to 99 of the pulse wave, and use two digital tube display pulse duty cycle, key ke
<尹佳佳> 在 2025-06-21 上传 | 大小：121kb | 下载：0

[VHDL编程] behavioral

说明：8:3 encoder using behavioral modeling
<priya> 在 2025-06-21 上传 | 大小：121kb | 下载：0