[VHDL编程] i2c

说明：基于wishbone总线的I2C的ip核，可供学习和参考．-I2C Bus-based wishbone of ip core, available for study and reference.
<zhangfukang> 在 2025-06-21 上传 | 大小：225kb | 下载：0

[VHDL编程] nios

说明：这是一篇NIOS的上机报告，包括使用基本过程。注：WORD文档。-This is a NIOS-on report, including the use of the basic process. Note: WORD document.
<ql> 在 2025-06-21 上传 | 大小：225kb | 下载：0

[VHDL编程] MUX2

说明：Written in VHDL language using a 1 / 16 divider, follow-up there is the counter, data selector, seven-segment digital display procedures, the software platform is Quartus II 7.2, the final adoption of these small modules can be combined to produce a
<QQ> 在 2025-06-21 上传 | 大小：225kb | 下载：0

[VHDL编程] RISC-DSP

说明：RISC-DSP组合处理器设计优化[1].-RISC-DSP processor design portfolio optimization [1].
<朱伟成> 在 2025-06-21 上传 | 大小：225kb | 下载：0

[VHDL编程] freedev_i2c

说明：FREEDEV数字应用开发板上的I2C总线IP核的verilog描述-FREEDEV digital application development board I2C bus IP core verilog descr iption of
<武忡波> 在 2025-06-21 上传 | 大小：225kb | 下载：0

[VHDL编程] DDS

说明：vhdl编写的dds信号发生器 这是比较古老的写法，但很简单-vhdl prepared dds signal generator which is a more ancient writing, but it is simple
<deyi> 在 2025-06-21 上传 | 大小：225kb | 下载：0

[VHDL编程] fpgamatlabverilogcode

说明：无线通信fpga设计matlab.verilog代码，具有很高都参考价值，一定对大家有很好的帮助-this code is for verilog and matlab,very helpful.
<黄锦江> 在 2025-06-21 上传 | 大小：225kb | 下载：0

[VHDL编程] VHDLwithprogrammable

说明：用VHDL语言实现可编程并行接口芯片8255，含有源程序，已调试运行成功。-VHDL language with programmable parallel interface chip 8255, with source code, debugging and running have been successful.
<戚澈> 在 2025-06-21 上传 | 大小：225kb | 下载：0

[VHDL编程] mix

说明：本代码是基于Verilog语言，是在伽罗瓦域GF(2^8)上完成加法和乘法运算，主要完成ASE加密的列混合运算-This code is based on the Verilog language, is the Galois field GF (2 ^ 8) on the completion of addition and multiplication, the main column of the completion of ASE encryption hybrid operation
<钟佳荣> 在 2025-06-21 上传 | 大小：225kb | 下载：0

[VHDL编程] VHDLsimCMSG

说明：a vhdl guide to solve all queries related to vhdl programming
<jenaipsita> 在 2025-06-21 上传 | 大小：225kb | 下载：0

[VHDL编程] vhdl3

说明：介绍一种基于VHDL 语言的全数字锁相环实现方法， 并用这种方法在FPGA 中实现了全 数字锁相环，作为信号解调的位同步模块。-Introduction of a language based on VHDL implementations of DPLL, and this method is implemented in the FPGA digital phase locked loop, as the signal demodulation of bit synchronizatio
<枫蓝> 在 2025-06-21 上传 | 大小：225kb | 下载：0

[VHDL编程] S8_VGA

说明：1。源文件保存在src目录，QII的工程文件保存在Proj目录； 2。程序实现的功能是在VGA显示器上显示彩色条纹，共8种颜色， 可以使用嵌入式逻辑分析仪观测信号； 3。modelsim仿真文件在proj--simulation--modelsim中 4。具体设计参考代码。 -1. Source file in src directory, QII Proj project files in the directory 2. Program implementation
<袁方> 在 2025-06-21 上传 | 大小：225kb | 下载：0