[VHDL编程] 基于CPLD的VHDL语言数字钟（含秒表）设计

说明：基于CPLD的VHDL语言数字钟（含秒表）设计
<gaojianlin19880605@163.com> 在 2009-03-30 上传 | 大小：113.5kb | 下载：0

[VHDL编程] 多功能计费电表设计

说明：这是一个基于fpga设计的多功能计费电表，经过现场验证，没有错误。
<wx2712> 在 2011-05-15 上传 | 大小：113.23kb | 下载：0

[VHDL编程] miaobiao_watch

说明：此为秒表程序，具有秒表的一般基本功能，已在MAX+plusII 10.2下编译通过。-stopwatch for this procedure is the general basic stopwatch functions, MAX has been under plusII 10.2 compile.
<胡赟星> 在 2025-06-22 上传 | 大小：113kb | 下载：0

[VHDL编程] imageEnhancement_VHDL

说明：VHDL 实现的图像增强，利用对比度增强的方法，实用-VHDL of image enhancement, use of contrast enhancement methods, practical
<严刚> 在 2025-06-22 上传 | 大小：113kb | 下载：0

[VHDL编程] DUISHU

说明：适用于FPGA的SOPC方面的元器件添加，如COMPNENT-Applicable to FPGA-SOPC area to add components, such as COMPNENT
<居然> 在 2025-06-22 上传 | 大小：113kb | 下载：0

[VHDL编程] dzkk20060547

说明：VHDL Y语言的-Language VHDL Y
<> 在 2025-06-22 上传 | 大小：113kb | 下载：0

[VHDL编程] FLATRON-E1942C-BN

说明：firmware for lcd rtd2120-5
<lic1> 在 2025-06-22 上传 | 大小：114kb | 下载：0

[VHDL编程] 10419729vhdl对数

说明：进行对数运算的IP核，可以计算以2，10，e为底的对数，最高可输入24bit宽度的数据。 由AHDL语言写成，可在MaxplusII和QuartusII中使用，源代码加密。(The IP kernel that performs logarithmic operations can compute data at the base of 2, 10, and E, with the highest input 24bit width. Written in AHDL language, can
<wove2006 > 在 2025-06-22 上传 | 大小：114kb | 下载：0

[VHDL编程] project2

说明：基于Verilog在quartus平台上搭建的串口通信模型，适用于初学者。本实验所用RXD的波特率为9600，TXD波特率为9600×16，1位起始位，8位数据位（ASCII码），1位停止位，无奇偶校检位。接收数据时，至少连续采样8个周期都是“0”后，才认定为起始位，之后每隔16个周期取一次数据。(Verilog based on the quartus platform to build a serial communication model, suitable for beginners.
<锂离子 > 在 2025-06-22 上传 | 大小：114kb | 下载：0

[VHDL编程] FPGA工程师面试试题集锦

说明：FPGA工程师面试试题集锦，适用于FPGA开发入门(FPGA Engineer Interview Suitable for the introduction of FPGA development)
<coat > 在 2025-06-22 上传 | 大小：114kb | 下载：0

[VHDL编程] alu

说明：Code to synthesize Arithmetic Logic Unit
<Immanuel> 在 2025-06-22 上传 | 大小：114kb | 下载：0

[VHDL编程] FiniteStateMachine

说明：使用VHDL实现的有限状态机的ISE工程 ise版本14.7(Finite State Machine based on VHDL)
<richugh> 在 2025-06-22 上传 | 大小：114kb | 下载：0