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[VHDL编程] 数据结构c描述习题集答案
说明:减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能,可以进行自增和自减计数,其计数周期为2^N(N为二进制位数)。 二、设计原理 输入/输出说明: d:异步置数数据输入; q:当前计数器数据输出; clock:时钟脉冲; count_en:计数器计数使能控制(1:计数/0:停止计数); updown:计数器进行自加/自减运算控制(1:自加/0:自减); load_d-a counter a reduction, design requirem<tutu> 在 2025-06-23 上传 | 大小:109kb | 下载:0
[VHDL编程] 234352325DECL7S
说明:Quartus环境下的7段译码管的扫描显示电路-Quartus environment of the seven decoding of the scan show circuit<吴语> 在 2025-06-23 上传 | 大小:109kb | 下载:0
[VHDL编程] FPJA2008123
说明:基于FPGA的PCI接口设计,介绍一种使用PCI宏核逻辑进行的更加简单高效的PCI口设计方法-FPGA-based PCI interface design, the use of PCI macros introduce a nuclear logic more simple and efficient design method of PCI I<zhp> 在 2025-06-23 上传 | 大小:109kb | 下载:1
[VHDL编程] decoder3to8
说明:3-8译码器地简单实现,采用QUARTUSii5.0环境编译-3-8 decoder to realize a simple, using the compiler QUARTUSii5.0 environment<洪磊> 在 2025-06-23 上传 | 大小:109kb | 下载:0
[VHDL编程] dispdecoder
说明:verilog写的数字频率计的显示模块,可以-written in Verilog Digital Cymometer display module can be<chen> 在 2025-06-23 上传 | 大小:109kb | 下载:0
[VHDL编程] fpga errata
说明:dont download it, because it is fake<friede17> 在 2017-04-22 上传 | 大小:109.03kb | 下载:0
[VHDL编程] Verilog的135个经典设计实例
说明:Verilog HDL的13个经典实例。经过验证,值得学习(The 13 Verilog HDL classic examples. After verification, worth learning)<我法提了> 在 2025-06-23 上传 | 大小:110kb | 下载:0