[VHDL编程] fenpin

说明：分频器 8分频器 50 已经测试 可以用 代码可更改-Divider divider 8 has 50 percent can be used to test the code can change
<杨兴华> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] vga

说明：vga接口的源码测试程序、Verilog语言编写-vga
<wzk> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] 4bitALU

说明：4 bit ALU 设计功能仿真和门级仿真结果 -4 bit ALU
<吴涵> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] dds

说明：用VERILOG语言实现的dds(直接数字频率合成器)-VERILOG language with the dds (DDS)
<叶少朋> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] vga

说明：fpga 实现vga fpga/altera-fpga implementation vga fpga/altera
<小胡桃> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] RX

说明：1路视频光端机的接收端，VHDL源码，使用全FPGA芯片的硬件，内建解帧、时钟、DESERDES-PDH a video of the receiving end, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
<tr> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] TechXclusives-ReconfiguringBlockRAMs

说明：Xilinx FPGA block RAM reconfig via JTAG
<Kraja> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] FIFO

说明：该FIFO应当提供用户读使能和写使能输入控制信号，并输出指示FIFO状态的非空和非满信号，FIFO的输入、输出数据使各自的数据总线：in_data和out_data。-The FIFO should be provided to enable users to read and write enable input control signal, and outputs instructions FIFO status signals of non-empty and non-full, FIF
<terry> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] RECURSIVEALGORITHMFOREFFICIENTMAPDECODING

说明：Early termination enables powering down parts of the soft-input soft-output (SISO) equalizer and decoder thereby saving power.
<suresh> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] bahe_matlab

说明：本资源包括用VHDL实现拔河比赛的模拟的源文件，以及各种仿真波形及结果-The resources include tug of war with the VHDL simulation to achieve the source file, and a variety of simulated waveforms and results
<赵晓辉> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] 25

说明：电子钟（模式转换24/12进制，校时，校分）-Clock (24/12 hex mode conversion, school hours, school hours)
<hongtang> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] cdma

说明：vhdl code for flip-flop,lfsr
<sandeep> 在 2025-06-24 上传 | 大小：102kb | 下载：0