[VHDL编程] LIP1215CORE_clkdll

说明：Clock DLL Block verilog source code
<jc> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] fpga-jpeg-verilog

说明：fpga实现jpeg压缩，和视频采集程序-fpga jpeg
<guqiutao> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] decode4_7

说明：二进制译码器的一般结构图如图2.4所示，它具有n个输入端，2n个输出端和1个使能输入端。在使能输入端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为相反电平。输出信号可以是高电平有效，也可以是低电平有效。-encode
<吴思> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] voter7

说明：二进制译码器的一般结构图如图2.4所示，它具有n个输入端，2n个输出端和1个使能输入端。在使能输入端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为相反电平。输出信号可以是高电平有效，也可以是低电平有效。-encode
<吴思> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] wtut_edif

说明：Learn ISE FPGA programming
<Viktoras> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] D_chufaqi

说明：用Verilog语言写一个D触发器。在时钟上升沿触发和在时钟下降沿触发。-Using Verilog to make a trigger or flip-flop.
<sunying> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] additionneur_n

说明：adder with n bit lenght with his test code -adder with n bit lenght with his test code
<sab> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] multiplication

说明：multiplication code with its test for n bit -multiplication code with its test for n bit
<sab> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] 3.2

说明：查找表乘法器带testbench好用的工程-Easy to use look-up table multiplier works with testbench
<d> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] Design_of_a_Basic_Block

说明：book about design a basic signal processing block.
<piaoling> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] 02display

说明：DE2 FPGA的开发例程，适合于初学者。-DE2 FPGA development routines, suitable for beginners.
<zh> 在 2025-06-24 上传 | 大小：102kb | 下载：0

[VHDL编程] CPU-source-code

说明：CPU设计代码，包括单周期CPU，多周期CPU，流水线CPU及相关ALU组件。-CPU design code, including single-cycle CPU, multi-cycle CPU, ALU pipeline CPU and related components.
<> 在 2025-06-24 上传 | 大小：102kb | 下载：0