[VHDL编程] 2.5

说明：8位bcd码计数器带testbench工程，好用-8-bit bcd counter with testbench code works, easy to use
<d> 在 2025-06-22 上传 | 大小：67kb | 下载：0

[VHDL编程] uartrxto

说明：STC12LE5A32S2单片机的串口驱动函数，该驱动函数可以实现收发字符串的功能，同过串口小助手发送字符串，然后又接收回所发送的字符串。-STC12LE5A32S2 microcontroller serial port driver functions, the driver can send and receive function string function, with his assistant to send a string over the serial port, and
<张杰> 在 2025-06-22 上传 | 大小：67kb | 下载：0

[VHDL编程] FPGA-based-waveform-generator-design

说明：基于FPGA的波形发生器设计，详细的介绍了波形发生器的各种参数设计-FPGA-based waveform generator design, a detailed descr iption of the design parameters of the waveform generator
<王雨来> 在 2025-06-22 上传 | 大小：67kb | 下载：0

[VHDL编程] 12@213fuartsaf

说明：这是一个串口开发的程序，对初学者有一定的帮助。-This is a serial development process, there is some help for beginners.
<ww> 在 2025-06-22 上传 | 大小：67kb | 下载：0

[VHDL编程] freq_div

说明：用verilog实现基于fpga的通用分频器，-Divider using verilog achieve common
<mend> 在 2025-06-22 上传 | 大小：67kb | 下载：0

[VHDL编程] Delay-Clock

说明：如何將值Delay n個Clock,源码基于verilog 边沿触发-How will the value Delay n Clock, source code based on Verilog edge trigger
<白白> 在 2025-06-22 上传 | 大小：67kb | 下载：0

[VHDL编程] state-flowing-water-light

说明：基于状态机的流水灯设计 适合初学者学习-Based on fpga VHDL state machines of flowing water light
<启哈发> 在 2025-06-22 上传 | 大小：67kb | 下载：0

[VHDL编程] edge_detect_p

说明：用于检测信号上升沿，输出与时钟相关的正脉冲-Detect the rising edge of the signal
<> 在 2025-06-22 上传 | 大小：67kb | 下载：0

[VHDL编程] xapp224datarecovery

说明：Data recovery allows a receiver to extract embedded clock data from an incoming data stream. The receiver usually extracts the data from the incoming clock/data stream and then moves this data into a separate clock domain. Sometimes, the receiver
<jia> 在 2025-06-22 上传 | 大小：67kb | 下载：0

[VHDL编程] traffic-LED

说明：C语言交通灯源码，并且有原理图，希望大家喜欢。-C program traffic light source, and a schematic diagram, I hope everyone likes.
<z> 在 2025-06-22 上传 | 大小：67kb | 下载：0

[VHDL编程] PipelineSim

说明：一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
<zzh> 在 2025-06-22 上传 | 大小：67kb | 下载：0

[VHDL编程] PipelineSim

说明：用verilog编写的简单流水线CPU，指令集根据DLX指令集修改而来。只支持定点操作.-Verilog prepared by the simple lines with a CPU, instruction set modified from under the DLX instruction set. Supports only fixed-point operation.
<john> 在 2025-06-22 上传 | 大小：67kb | 下载：0