[VHDL编程] 一篇用VHDL实现快速傅立叶变换的论文

说明：一篇用VHDL实现快速傅立叶变换的论文，包括原理分析和代码实现，印度圣雄甘地大学M.A.学院提供-VHDL with a Fast Fourier Transform papers, including the principle of analysis and implementation of the code, the Mahatma Gandhi Institute of the University of Marat
<> 在 2025-06-21 上传 | 大小：61kb | 下载：0

[VHDL编程] RGB-to-YCbCr[Verilog]

说明：基于FPGA平台的颜色色彩空间转换 RGB to YCbCr-Based on the FPGA platform color RGB to YCbCr color space transformation
<大海> 在 2025-06-21 上传 | 大小：62kb | 下载：0

[VHDL编程] systolic_mul_D8_M193

说明：193位8段的GF(2m)域上的Digit-Serial 脉动结构(Systolic)的乘法器-a 193bit GF(2m) Ditital-Serial Systolic Multiplier
<yefeng> 在 2025-06-21 上传 | 大小：62kb | 下载：0

[VHDL编程] S1_38yima_NEW

说明：本次实验主要实现一个 3/8 译码器,在本实验的程序中是由 SW1、 SW2、 SW3 分别对应三位的二进制。 SW3 SW2 SW1 ： 所对应数字及二极管 0 0 0 ： 0 DD1 0 0 1 ： 1 DD2 0 1 0 ： 2 DD3 0 1 1 ： 3 DD4 1 0 0 ： 4 DD5 1 0 1 ： 5 DD6 1 1 0 ： 6 DD7 1 1 1 ： 7 DD8-This experiment mainly to achie
<赵厉> 在 2025-06-21 上传 | 大小：62kb | 下载：0

[VHDL编程] base-on-FPGA-cpu-

说明：基于FPGA的嵌入式CPU的制作，包含了代码和测试程序，以及在UBUTNU环境下的调试工具-FPGA-based embedded CPU card, contains code and testing procedures, as well as in UBUTNU environment of debugging tools
<辰星和月> 在 2025-06-21 上传 | 大小：62kb | 下载：0

[VHDL编程] ALU

说明：Arithmetic and Logic Unit
<Sandeep> 在 2025-06-21 上传 | 大小：62kb | 下载：0

[VHDL编程] FangDou

说明：用Verilog语言编写的机械按键防抖程序，使用ISE10.0版本。-Verilog language used mechanical buttons stabilization program, use ISE10.0 version.
<zhangbiao> 在 2025-06-21 上传 | 大小：62kb | 下载：0

[VHDL编程] tnn7_code_201212141110

说明：人脸检测与跟踪是一个重要而活跃的研究领域，它在视频监控、生物特征识别、视频编码等领域有着广泛的应用前景。该项目的目标是在FPGA板上实现实时系统来检测和跟踪人脸。人脸检测算法包括肤色分割和图像滤波。通过计算被检测区域的质心来确定人脸的位置。该算法的软件版本独立实现，并在matlab的静止图像上进行测试。虽然从MATLAB到Verilog的转换没有预期的那样顺利，实验结果证明了实时系统的准确性和有效性，甚至在不同的光线、面部姿态和肤色的条件下也是如此。所有硬件实现的计算都是以最小的计算量实时完成的
<合发 > 在 2025-06-21 上传 | 大小：62kb | 下载：0

[VHDL编程] en.SPI_EEPROM_Verilog_models_V10

说明：spi接口的eeprom模型，型号为st公司m65pxx(The eeprom model of spi interface is st company m65pxx)
<a2530036128 > 在 2025-06-21 上传 | 大小：62kb | 下载：0

[VHDL编程] fenpin51

说明：任意整数分频器，输出方波可调占空比（已仿真下板子验证）第一个系数为分频系数，第二个为高电平所占整个方波的比例(Arbitrary integer frequency divider, output square wave adjustable duty cycle (has been simulated under board verification), the first factor for the frequency division coefficient, the second fo
<奋斗小二逼 > 在 2025-06-21 上传 | 大小：62kb | 下载：0

[VHDL编程] bch_verilog-master

说明：BCH code Open Source
<sunili > 在 2025-06-21 上传 | 大小：62kb | 下载：0

[VHDL编程] Pan_Tompkins_ECG_v7

说明：fdgtr thy tyth tytutr5ry56 ty56666666666666y5yht
<mohamed123 > 在 2025-06-21 上传 | 大小：62kb | 下载：0