[VHDL编程] Turbo VHDL

说明：VHDL源程序
<adahwa> 在 2010-10-09 上传 | 大小：45.48kb | 下载：1

[VHDL编程] 2FSK/2PSK VHDL设计

说明：2FSK/2PSK VHDL设计，包含原理与源码
<imcth@yeah.net> 在 2010-10-17 上传 | 大小：45.61kb | 下载：1

[VHDL编程] Figure_Models

说明：James Armstrong VHDL Design , source code
<真名> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] VLSIrtl_spi

说明：verilog语言写的SPI接口,全同步设计,低门数,可以很容易应用到嵌入设计方案中.-Verilog language to write the SPI interface, all synchronous design, low gate count. it is very easy to use embedded design programs.
<citybus> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] vhdladc0809

说明：adcint,是adc0809的采样控制器设计!-adcint is adc0809 sampling controller design!
<李海燕> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] JIDAIMA

说明：基带码发生器的VHDL源码及仿真程序用于通信系统中基带码的产生-Baseband generator VHDL source code and simulation program for communications systems have a base-band code
<MIKE> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] cnt10

说明：10进制计数器，VHDL描述的，实验必备-10 hexadecimal counters, VHDL descr iption of the experiment must
<li> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] schk

说明：实现8位数据的输入检测功能，如与预先输入的数字相同则输出A，否则输出B-To achieve 8-bit data input detection function, such as with the pre-enter the same number as output A, or output B
<金> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] round_robin

说明：Round Robin priority arbiter
<taso999 > 在 2025-06-17 上传 | 大小：46kb | 下载：0

[VHDL编程] fifo

说明：每一个时钟（clk_100m）上升沿，判断写请求信号是否为高电平，如果为高电平，那么就将数据线上的数据写入FIFO，然后在下一个时钟上升沿，wrf_use增加1，表示FIFO队列里的数据增加了一个。 细心的朋友可能会发现，其实在这一过程中，读请求信号一直为高电平，仔细分析这两张图片，大概可以得出如下判断： 在每个读时钟的上升沿，首先判断读请求信号是否为高电平，若为高电平，再判断FIFO是否为空，如果不为空，那么在下一个read_clock的上升沿将数据读出(us QuartusII desi
<及个 > 在 2025-06-17 上传 | 大小：46kb | 下载：0

[VHDL编程] can_ipcore

说明：转自opencore 里的代码，希望能有用。(Get from opencore.Hope it can helpful.)
<lkinzaghi> 在 2025-06-17 上传 | 大小：46kb | 下载：1

[VHDL编程] VerilogUart_Modelsim

说明：使用Verilog编写的UART ，用Modelsim仿真工程。(use Verilog Write UART Program, Modelsim simmulate the project)
<myBuf> 在 2025-06-17 上传 | 大小：46kb | 下载：0