[VHDL编程] linux

说明：在硬件电路的设计中，会产生大量的Verilog HDL代码，由于这些代码是自动生成的，其文件名没有实际意义，代码没有注释，也没有相关的说明文档，给阅读和理解带来了不便-In the hardware circuit design, will produce a large number of Verilog HDL code, the code is automatically generated, the file name of no practical significance, code
<朱鹏> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] verilog-codes

说明：bit segmentation in wide division code multiple ace-bit segmentation in wide division code multiple acess
<prashant> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] vhdl_lms

说明：vhdl 语言实现的lms算法的自适应滤波器 两种实现方式 包括改进-VHDL language lms algorithm adaptive filter implemented in two ways including improved
<zhanshen> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] Electronic-Lock-(VHDL)

说明：开锁代码为2位十进制并行码。 当输入的密码与锁内的密码一致时，绿灯亮，开锁；当输入的密码与所内的密码不一致时，红灯亮，不能开锁。 密码可由用户自行设置。 密码可由七段数码管显示出来。 -The design is based on the VHDL language, using the MAX+ plusII parallel electron two locks design, and design process described in detail. VHDL lan
<天街小雨> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] Count-display-circuit-design(VHDL)

说明：用VHDL语言设计计数显示电路。设计输出为3位BCD码的计数显示电路。由三个模块构成：十进制计数器（BCD_CNT）、分时总线切换电路（SCAN）和七段显示译码器电路（DEC_LED）-VHDL language to count the display circuit. The design output for display circuit 3 BCD count. Consists of three modules: the decimal counter (BCD_CNT), time
<hhsyla> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] pr5

说明：This is a simple proyect about analog - digital convertion. the analog signal is voltage and the digital are led.
<Liv> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] FPGA

说明：基于FPGA的数字频率计,实现频率测量，测量范围从1hz到10m-FPGA-based digital frequency meter, to achieve frequency measurement, measuring range from 1hz to 10m
<郑勇勇> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] vhdl

说明：code for fft non synthesisable in xilinx ise
<aravindh> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] radix2_8fft

说明：基2_8点fft运算的程序，带testbench，可以直接仿真使用,程序是分模块设计的。-2_8 point fft program based computing with testbench, you can use the direct simulation.
<zhangchen> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] PSG

说明：Altera NIOS II 使用的 AY-3-8910 模組 . 包含 AY-3-8910 Verilog code, SOPC builder使用的hw_tcl及R-2R DAC 電路-AY-3-8910 module for Altera Nios II. verilog source code, hw_tcl file and R-2R DAC schematic.
<charlie> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] 12061226project8

说明：基于VHDL的多周期cpu模拟，北航作业，已检测可以运行。-cpu simulator
<leon> 在 2025-06-17 上传 | 大小：45kb | 下载：0

[VHDL编程] huxideng

说明：基于FPGA的VHDL呼吸灯程序,初学vhdl的都可以下载来使用！-FPGA VHDL breathing_led
<思哲> 在 2025-06-17 上传 | 大小：45kb | 下载：0