[VHDL编程] 10-sequence-detector

说明：本系统采用实验箱的48MHz时钟作为输入时钟，将其分频得到计数器计数频率和序列检测器检测序列频率-The system uses a 48MHz clock experimental box as the input clock, to get the counter frequency divider and serial sequence frequency detector
<陈颖> 在 2026-01-03 上传 | 大小：41kb | 下载：0

[VHDL编程] bot

说明：GPSDO VHDL CODE SCHEMATIC
<ttmos> 在 2026-01-03 上传 | 大小：41kb | 下载：0

[VHDL编程] counter

说明：measure the time period
<santosh> 在 2026-01-03 上传 | 大小：41kb | 下载：0

[VHDL编程] 2010_5

说明：PI控制器的算法及源码，迅速掌握FPGA的VHDL算法实现！-Algorithm and source code of PI controller, quickly grasp the implementation of VHDL algorithm in FPGA!
<Kalman_li> 在 2026-01-03 上传 | 大小：41kb | 下载：0

[VHDL编程] multiplier

说明：Area-efficient architectures for double precision multiplier on FPGA, with run-time-reconfigurable dual single precision support
<mehdi> 在 2026-01-03 上传 | 大小：41kb | 下载：0

[VHDL编程] sayeh

说明：The SAYEH (Simple Architecture, Yet Enough Hardware) is a processor architecture that has been developed by Navabi in [1] for experimental and teaching purposes. As the name implies it is a “simple” architecture but contains sufficient hardware to ma
<jiang nan> 在 2026-01-03 上传 | 大小：41kb | 下载：0

[VHDL编程] prj_button_anti_shake

说明：按键消抖的fpga程序，code is based on verilog language, it is practical, we hope to help
<李丽> 在 2026-01-03 上传 | 大小：41kb | 下载：0

[VHDL编程] seller_moore

说明：用Verilog实现十六进制计数器。内含有整个完整工程。包括tb文件。-realiaztion of timer16 using verilog
<朴巍> 在 2026-01-03 上传 | 大小：41kb | 下载：0

[VHDL编程] freq_meter

说明：freq_meter for amb sysmtem
<Atefeh> 在 2026-01-03 上传 | 大小：41kb | 下载：0

[VHDL编程] an-102104-keybrd

说明：VHDL 键盘一些有用的学习资料, 真的很有价值-VHDL KEY BOARD
<jonson> 在 2026-01-03 上传 | 大小：41kb | 下载：0

[VHDL编程] eetop.cn_数字IC面试题__8.3整理

说明：数字ic面试题目以及一些面试的经验，帮助ic设计工作者找到人生中的第一份工作(Digital IC interview)
<huaio > 在 2026-01-03 上传 | 大小：41kb | 下载：0

[VHDL编程] ALU

说明：this verilog code is alu. which is perform addition and sub,mul,div
<munidora > 在 2026-01-03 上传 | 大小：41kb | 下载：0