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[VHDL编程] uart的verilog源代码
说明:简化的uart设计:uart是一种广泛使用的串型数据传输协议,允许在串行链路上进行全双工通信。<yingkeli> 在 2008-11-14 上传 | 大小:40.5kb | 下载:0
[VHDL编程] edaTimer
说明:数字钟的主要功能有年月日时分秒的显示输出功能和对日期及时间进行设置的功能,还可以有整点报时等功能。设计数字钟的核心问题是时钟日期的自动转换功能。即自动识别不同月份的天数的控制。据此可以设计一个如图所示结构的数字钟,该数字钟包括校时模块、月份天数处理模块、时分秒计时模块、年月日模块和输出选择模块。在本实验中,只进行了简单的数字时分秒设计,其他部分还有待下一步改进。-digital clock is the main function Minutes date when the output fun<wangpeng> 在 2025-06-14 上传 | 大小:40kb | 下载:0
[VHDL编程] 71V416_Verilog_95461
说明:SRAM IDT71V416的VerilogHDL仿真模型源码文件-SRAM IDT71V416 simulation model of the source document VerilogHDL<李云> 在 2025-06-14 上传 | 大小:40kb | 下载:0
[VHDL编程] ram_command_reading
说明:这是一个由得到的命令(地址)从RAM 中读取命令并送入一个名为FUNREG的寄存器的代码,和前面的MINICORE 可以衔接,属于mikroprogrammbar steuerwerk(可编程的控制器) 与FSM (有限状态机)构成的控制器相对-This is a get command (address) from the RAM read command and sent to a register of FUNREG code, and in front of MINICORE will<辛罡> 在 2025-06-14 上传 | 大小:40kb | 下载:0