[VHDL编程] frame_syn

说明：通信系统中数据的传输以帧为单位，在FPGA中帧头检测是通信系统中的一部分，该程序实现了FPGA中帧头的检测。-Transmission of data in a communication system in units of fr a mes, the fr a me header is detected in the FPGA part of the communication system, the realization of the fr a me header is detected
<caobaolong> 在 2025-06-19 上传 | 大小：11kb | 下载：0

[VHDL编程] VHDL-7

说明：VHDL useful website links-VHDL useful website links
<Manikandan> 在 2025-06-19 上传 | 大小：11kb | 下载：0

[VHDL编程] dianzizhong

说明：使用Verilog语言编写的电子钟，课堂小实验，经过测试可用。-Electronic clock, with Verilog language classroom experiments, after testing is available.
<lilu> 在 2025-06-19 上传 | 大小：11kb | 下载：0

[VHDL编程] fft

说明：fft in verilog code for fpga
<ar> 在 2025-06-19 上传 | 大小：11kb | 下载：0

[VHDL编程] flowing-water-light-code

说明：这是一段基于DE2开发板的流水灯Verilog hdl 代码-This is a based on DE2 development board of flowing water light Verilog HDL code
<sishen> 在 2025-06-19 上传 | 大小：11kb | 下载：0

[VHDL编程] endat

说明：endat 2.2 接口内核，发送命令至编码器或从编码器接收位置值-endat 2.2 interface cores, sending commands to the encoder or received the encoder position values
<陈宇霆> 在 2025-06-19 上传 | 大小：11kb | 下载：2

[VHDL编程] vhdl

说明：vhdl code for internet interface
<original_zomby> 在 2025-06-19 上传 | 大小：11kb | 下载：0

[VHDL编程] ADF4113_loader

说明：ADF4113 loader written on Verilog + Icarus Verilog testbench
<SigSig> 在 2025-06-19 上传 | 大小：11kb | 下载：0

[VHDL编程] bjdj

说明：步进电机，其实我也不知道这是为什么，只是想下载代码，请多多谅解-Stepper motor, in fact, I do not know why this is, and just want to download a code, a lot of understanding
<周伟> 在 2025-06-19 上传 | 大小：11kb | 下载：0

[VHDL编程] verilog-up-counter

说明：Verilog code for 4 bit Sync Up Counter
<cmags> 在 2025-06-19 上传 | 大小：11kb | 下载：0

[VHDL编程] LSP

说明：THIS CODE IS FOR COMPUTING LSP USING HARDWARE REALIZATION IN TERMS OF MUX AND FF.
<kirubadoni> 在 2025-06-19 上传 | 大小：11kb | 下载：0

[VHDL编程] scr

说明：4阶24倍抽取CIC滤波器设计-4th order 24 times CIC decimation filter design
<李林> 在 2025-06-19 上传 | 大小：11kb | 下载：0