[VHDL编程] uart_verilog

说明：UART串口通信代码，FPGA编程，用Verilog代码编写-UART serial communication code, FPGA programming with Verilog coding
<谢凯聪> 在 2025-06-18 上传 | 大小：10kb | 下载：0

[VHDL编程] FIFO

说明：This a simple example of FIFO(first in and first out) module written in verilog code-This is a simple example of FIFO (first in and first out) module written in verilog code
<WPI> 在 2025-06-18 上传 | 大小：10kb | 下载：0

[VHDL编程] StopWatch

说明：This a simple verilog code for stopwatch undre xlinx ISE webpack based for NEXYS3 board.-This is a simple verilog code for stopwatch undre xlinx ISE webpack based for NEXYS3 board.
<WPI> 在 2025-06-18 上传 | 大小：10kb | 下载：0

[VHDL编程] uart_Verilog

说明：uart接口verilog源码，实现数据串并行的转换。内容包含十个代码文件。-uart Interface verilog source of data for serial-parallel conversion. Contains ten code files.
<裴根> 在 2025-06-18 上传 | 大小：10kb | 下载：0

[VHDL编程] VHDL-based-digital-clock-programming

说明：基于VHDL的数字时钟设计，可以调时间，并且可以设置四个闹钟时间，中和很多VHDL的基本程序，对初学者很有用-VHDL-based digital clock design, you can adjust the time, and you can set four alarm time, and in a lot of VHDL basic procedures, useful for beginners
<卢> 在 2025-06-18 上传 | 大小：10kb | 下载：0

[VHDL编程] 7duanyimaguan-Verilog-HDL

说明：7段译码管的Verilog HDL程序，希望对大家有用-7 segment decoder tube Verilog HDL procedures
<罗康> 在 2025-06-18 上传 | 大小：10kb | 下载：0

[VHDL编程] uart_my

说明：vhdl语言实现UART的接收，发送，已成功应用-uart receiver and transmitter descr ipted in VHDL language,which has been used successfully.
<lynn> 在 2025-06-18 上传 | 大小：10kb | 下载：0

[VHDL编程] gate4

说明：运用verilog 语言编程，实现4输入逻辑门设计，利用ISE软件仿真，把程序下载到BASY2开发板上运行实现。-BASY2 engineered for ISE
<Oya> 在 2025-06-18 上传 | 大小：10kb | 下载：0

[VHDL编程] Verilog_Spike_Filter

说明：实现Spike—滤波器的功能，可以经过quartus软件综合，然后映射到FPFGA上面-Achieve Spike-filter function, the software can be integrated through quartus then mapped to FPFGA top
<lihe> 在 2025-06-18 上传 | 大小：10kb | 下载：0

[VHDL编程] aes_-vhdl

说明：aes encription coding in vhdl language
< kassem.abboud> 在 2025-06-18 上传 | 大小：10kb | 下载：0

[VHDL编程] Finite-State-Machines

说明：此壓縮檔包含四個資料夾(1)Moore Machine(2)Mealy Machine(3)Memory(4)A mini system，學習如何以階層化的方法去撰寫系統內部的小工作區塊，並了解迷你CPU內部的記憶體簡單的運作情形&資料串流-design the finite state machine and the mini system.
<sara kuo> 在 2025-06-18 上传 | 大小：10kb | 下载：0

[VHDL编程] source

说明：A major obstacle that stands in the way of efficient test response compaction are the unknown values (x-values) captured by scan cells during testing. If test responses with x-values are compacted, some of the outputs of the compactor may als
<shankar.m> 在 2025-06-18 上传 | 大小：10kb | 下载：0