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[VHDL编程odd_division_wushihai

说明: 对于实现占空比为50 的N倍奇数分频,首先进行上升沿触发进行模N计数,计数到某一个值n时输出时钟进行翻转,然后再计数(N-1)/2次,再次进行翻转得到一个占空比非50 奇数n分频时钟。同理,同时进行下降沿触发的模N计数,等计数到n时,输出时钟进行翻转,同样再计数(N-1)/2次,输出时钟再次翻转生成占空比非50 的奇数n分频时钟。两个占空比非50 的n分频时钟进行相或运算,即得到占空比为50 的奇数N分频时钟。verilog HDL实现-For achieving a 50 duty cyc
<世海> 在 2025-07-29 上传 | 大小:8kb | 下载:0

[VHDL编程vhdlsample

说明:vhdl program for bcd conter to 7 segment display
<jenaipsita> 在 2025-07-29 上传 | 大小:8kb | 下载:0

[VHDL编程Xilinx_DCM

说明:基于ise 10.0来实现Xilinx的时钟设计和管理-Xilinx dcm digital clock manager
<ise_dcm> 在 2025-07-29 上传 | 大小:8kb | 下载:0

[VHDL编程PROGRAM_COMPARATOR

说明:VHDL COMPARATOR PROGRAM
<THIRUNEELAKANDAN> 在 2025-07-29 上传 | 大小:8kb | 下载:0

[VHDL编程CODE3

说明:FLIP FLOP VERILOG PROGRAM
<THIRUNEELAKANDAN> 在 2025-07-29 上传 | 大小:8kb | 下载:0

[VHDL编程lab1code

说明:时钟,可正计数,反记数,每分钟提示一次.时钟通过计数器实现,优化实现进位-a clock which can count on and count off. remain very minute
<慧子> 在 2025-07-29 上传 | 大小:8kb | 下载:0

[VHDL编程SDRAM_MT198

说明:VERILGO SDRAM CONTROL
<MCL> 在 2025-07-29 上传 | 大小:8kb | 下载:0

[VHDL编程jiaozhijiejiaozhi

说明:VHDL代码完成行列交织与解交织的功能实现-the realization of interleaver on VHDL language
<由佳彬> 在 2025-07-29 上传 | 大小:8kb | 下载:0

[VHDL编程vme_sv

说明:voice modulation engine, a DSP processor with test bench written in SystemVerilog
<jijo> 在 2025-07-29 上传 | 大小:8kb | 下载:0

[VHDL编程FPGA_drive_VGA_test_verilog

说明:FPGA drive VGA test verilog
<飞琳_feeling> 在 2025-07-29 上传 | 大小:8kb | 下载:0

[VHDL编程LED

说明:led数字钟实现时、分计时大学法规定地方官方宣传大概-led clockadasdasdcdgh吃饭不构成vbn
<liuguidfg> 在 2025-07-29 上传 | 大小:8kb | 下载:0

[VHDL编程division_imp4_v5

说明:Code VHDL for Newton Raphson BCD Division and Carry Save Multiplication in BCD
<Juan Manuel> 在 2025-07-29 上传 | 大小:8kb | 下载:0
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