[VHDL编程] UP3_CLOCK

说明：在UP3开发板上已经验证过的VHDL代码。 精确到十分之一秒，具有闹钟，整点报时， 时间可重新设置等功能，在LCD1602上显示。 绝对推荐，比网上其他类似代码功能要全而且经过验证。-In the UP3 development board has been verified VHDL code. Accurate to one-tenth of seconds, with the alarm clock, the whole point timekeeping, time and
<kehan> 在 2025-06-14 上传 | 大小：711kb | 下载：0

[VHDL编程] fanzhen

说明：简单使用的UART通信模块，用Verilog编写通过仿真，直接可用-Easy-to-use UART communication module, and the preparation of the adoption of Verilog simulation, directly available
<李伟> 在 2025-06-14 上传 | 大小：711kb | 下载：0

[VHDL编程] designtaxi_25

说明：出租车计费器,VHDL实现，对学数字逻辑的同学有帮助的。-Taxi meter, VHDL realization of digital logic for school students have help.
<ZhengHuazhen> 在 2025-06-14 上传 | 大小：711kb | 下载：0

[VHDL编程] FPGA_DE2_MUSIC

说明：基于FPGA的乐曲硬件演奏模块设计，利用硬件描述语言设计符合技术指标的乐曲硬件发生模块，建立实验模型，通过电路仿真和下载硬件测试，在DE2 EDA实验平台上验证其功能-FPGA-based music performance modular design of hardware, using hardware descr iption language designed to meet specifications of the piece of hardware modules occurs,
<galingzi> 在 2025-06-14 上传 | 大小：711kb | 下载：0

[VHDL编程] beipingqi

说明：基于cd4046的倍频器的设计，可以实现1到10khz的倍频-Cd4046-based frequency doubler is designed to achieve a multiplier to 10khz
<wlp> 在 2025-06-14 上传 | 大小：710kb | 下载：0

[VHDL编程] 20100413160457488989

说明：eda 开发系统相关软硬件介绍KX_7C5E+型EDA开发系统配置及实验简介-sf
<yanghongmei> 在 2025-06-14 上传 | 大小：710kb | 下载：0

[VHDL编程] lab4showTAs

说明：4 seg display, button debouncer, and controller for parking meter
<notjustcarbon> 在 2025-06-14 上传 | 大小：711kb | 下载：0

[VHDL编程] digital-clock

说明：digital clock by verilog
<nedved> 在 2025-06-14 上传 | 大小：710kb | 下载：0

[VHDL编程] SIN_NEW1Hz

说明：正弦波信号的产生,频率为1Hz,FPGA处理模块各部分所需工作时钟信号由输入系统时钟信号经分频得到，系统时钟输入端应满足输入脉冲信号的要求-generte sin wave, the frequence is 1Hz,FPGA processing module is required to work various parts of the system clock signal from the input clock signal by dividing the system clock
<刘佳> 在 2025-06-14 上传 | 大小：710kb | 下载：0

[VHDL编程] VMMing_Testbench_by_Example

说明：基于VMM的验证实例，描述了对一个fifo的验证平台-a systemverilog testbench for vmm
<ssss> 在 2025-06-14 上传 | 大小：710kb | 下载：0

[VHDL编程] rs

说明：RS(255,239)verilog代码，已通过quartusII仿真，满足设计要求，需要的可以拿去参考-RS (255,239) Verilog code, through quartusII Simulation meet the design requirements, the need to take reference
<王诚> 在 2025-06-14 上传 | 大小：710kb | 下载：0

[VHDL编程] LCD12864显示汉字

说明：利用LCD1864显示FPGA数据，可以作为底层驱动(Using LCD12864 to display the data of FPGA,you can make it be your driver;)
<朽木生> 在 2025-06-14 上传 | 大小：710kb | 下载：0