[VHDL编程] counter-interrupt-8-timer-04s

说明：单片机源程序（keilC语言）---计数器中断8次定时04s件，不需编程，但仅是对霍尔传感器测速应用的验证。-SCM source (keilC language)--- counter interrupt 8 timer 04s
<除魔为道> 在 2025-06-11 上传 | 大小：8kb | 下载：0

[VHDL编程] Send-numeric-or-character

说明：单片机通过串行口向pc机发送数字或字符，查询法。-Microcontroller through the serial port to the pc machine to send a number or character, the query method.
<peter> 在 2025-06-11 上传 | 大小：8kb | 下载：0

[VHDL编程] ffirr_166i

说明：fir低通滤波器 用于dspbuilder pll：25nss data 400khz sin 10.8khz 已通过测试。 -fir low pass filter for dspbuilder pll: 25nss data 400khz sin 10.8khz has been tested.
<陪同> 在 2025-06-11 上传 | 大小：8kb | 下载：0

[VHDL编程] 51

说明：51单片机电子钟程序 （采用调用显示子程序以改善LED的显示闪烁现象）-51 MCU clock program (call display routines to improve the LED display flicker)
<penghuifu> 在 2025-06-11 上传 | 大小：8kb | 下载：0

[VHDL编程] aluuurs

说明：alu是一个简单计算单元，包括加减乘左移右移等基本运算-alu is a simple calculation unit, including the basic operations of addition and subtraction multiplication left shifted to the right
<张茂林> 在 2025-06-11 上传 | 大小：8kb | 下载：0

[VHDL编程] Elevator-controller

说明：1．该设计是一个6层自动升降电梯的控制电路； 2．每层电梯入口处设有上下请求开关，电梯内设有乘客到达楼层的请求开关； 3．设有电梯所处楼层指示和电梯运行模式指示； 4.电梯的上升和下降时间均为2秒； 5.电梯到达停站请求后，开门时间为4秒，关门时间为3秒； 6.能记忆电梯内外的所有请求信号，并按照电梯运行规则次序响应，响应动作完成后清除请求信号； 7.能检测是否超载，并设有报警信号； 8.方向优先规则：当电梯处于上升模式时，只响应比电梯所在位置高的上楼请求，有下而上逐
<xuling> 在 2025-06-11 上传 | 大小：8kb | 下载：0

[VHDL编程] DC-motor-control-implementation

说明：直流电机的控制实现，开启，转速，还有占空比显示的功能-DC motor control to achieve open, speed, duty cycle display
<Morina> 在 2025-06-11 上传 | 大小：8kb | 下载：0

[VHDL编程] host

说明：I2C控制器源代码，可以被综合，经过fpga验证，与大家分享。-I2C controller source code can be integrated, after fpga verification, to share with you.
<mmmm1111111111> 在 2025-06-11 上传 | 大小：8kb | 下载：0

[VHDL编程] pipeline

说明：以Verilog撰寫而成的Booth’s Algorithm Multiplier，並以Pipeline方式實現。-Written in the Verilog Booth' s Algorithm Multiplier, and the Pipeline way.
<Brandon> 在 2025-06-11 上传 | 大小：8kb | 下载：0

[VHDL编程] arm

说明：ARM内核的源代码描述，通过的各种仿真器的仿真，是学习嵌入式的好的列子，可以实现各种基本设计-ARM core
<阿汤哥> 在 2025-06-11 上传 | 大小：8kb | 下载：0

[VHDL编程] sdram

说明：sdram控制器的Verilog描述 测试可用-the sdram controller Verilog descr iption of test available
<刘备> 在 2025-06-11 上传 | 大小：8kb | 下载：0

[VHDL编程] adder

说明：实现两个一位二进制数的相加，程序简单易懂，特别适合作为quartus ii的练习-a plus b
<gtt> 在 2025-06-11 上传 | 大小：8kb | 下载：0