[VHDL编程] 7

说明：调用总共四个计数器（两个六进制，两个十进制，六进制计数器可由实验五的程序做简单修改而成）串起来构成异步计数器，计数器的值，通过实验九串行扫描输出。用1Hz连续脉冲作为输入，这样就构成一个简单的1h计时器。带一个清零端。 输入：连续脉冲，逻辑开关；输出：七段LED。 -Called a total of four counters (two six-band, two decimal, hexadecimal counter by six experimental procedure
<李小勇> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] vacantfiles2

说明：digilent vga board files
<Enticing Fury> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] vhdl

说明：该系统通过顶层模块，调用7底层模块实现。7大模块底层模块为：理想信源数据接收模块，理想信源数据缓存模块，LAPS成帧模块，加扰并发送LAPS帧模块，接收LAPS帧并解扰模块，接收LAPS帧数据缓存模块，解帧并发送数据给理想信源模块。另，还有一个fifo模块，以便两个缓存模块调用。-The system top-level module, called 7, the bottom module. Bottom-7 module module: the ideal source of data re
<mao> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] rd_wr_generate

说明：读写地址产生程序，在FPGA中，用起来还是不错的-generate the address of reading and writing
<吴朱佳> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] multi8x8

说明：用VHDL设计应用移位相加原理的8位乘法器，使用QuartusII仿真验证。-VHDL design applications with the principle of adding 8-bit shift multiplier, using QuartusII simulation.
<李晓> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] jishuqi

说明：十进制计数器的veriloghdl语句编程 可以运行-Decimal counter programming to run veriloghdl statement
<赵小猫> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] hdl

说明：ACTEL FPGA 交通灯，Verilog描述-ACTEL FPGA traffic lights, Verilog descr iption
<gouyouwen> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] Flintstone

说明：在摩登原始人状态机操作如下： 1。国家机器有两个州，国家和国家岩床。 2。有一个输出，弗雷德，这需要在国家和一床价值0 国石。 3。复位，通过了关于Reset_n水平低造成的，使国家机器为 国家床。 4。国家机器在等待国家床而巴尼低，而且进入 岩国变为高电平时，巴尼。 5。国家机器然后等待而威尔玛低，回报在国家岩 对国家床当威尔玛变为高电平。-The Flintstones State Machine operates as follows: 1. The
<jimmy sia> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] NCLPROJECT

说明：The main objective of the project is to reduce the complexity of the digital circuit with improvement in performance. Two versions of a reconfi gurable logic element are implemented one without extra embedded registration and the other with extr
<Nagendran> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] serial_bus

说明：dahua串行总线参考设计，主要是针对dahua公司的器件进行，对于串行总线的开发者来说具有很好的参考价值。-xilinx serial bus reference design, the company mainly for Xilinx devices, the serial bus of the developers who have a very good reference value.
<关几行> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] std_logic_1164

说明：这个包定义了vhdl标准,为设计者在使用数据类型时建立用于vhdl的互连模型。-This packages defines a standard for designers to use in describing the interconnection data types used in vhdl modeling.
<heyan12121> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] std_logic_arith

说明：一个用于转换设置，以及签署SMALL_INT，整数，STD_ULOGIC，STD_LOGIC和STD_LOGIC_VECTOR比较函数。-A set of arithemtic, conversion, and comparison functions for SIGNED, UNSIGNED, SMALL_INT, INTEGER,STD_ULOGIC, STD_LOGIC, and STD_LOGIC_VECTOR.
<heyan12121> 在 2025-06-08 上传 | 大小：6kb | 下载：0