[VHDL编程] lcd_ct-2

说明：VHDL LCD colntroller
<Wojtek K> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] vga_controller_vhdl

说明：Source code files for vga written in VHDL,Easy to understand for those who havent done Fpga Vga interfacing-Source code files for vga written in VHDL,Easy to understand for those who havent done Fpga Vga interfacing
<arsal> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] timer_netlist

说明：netlist of an alarm clock circuit
<YUHAN YAO> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] AdcClock

说明：Device: Virtex-6 -- Author: Marc Defossez -- Entity Name: AdcClock -- Purpose: High-speed local clock control for an interface between a FPGA and a -- Texas Instruments ADC. -- Tools: ISE - XST -- Limitations: none -- -- Revis
<liu qiang> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] cpld

说明：cpld 入门基础 仅针对初学者 望各位童鞋们指导 呵呵 -cpld entry basis only for beginners looking to guide their children' s shoes Oh you
<郭坤平> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] FPGA

说明：本人常用的FPGA程序，拿出来跟大家分享一下，希望对大家有用！-I used the FPGA program out to share with you, want to be useful!
<黄页中> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] costas

说明：costas的verilog程序，包含乘法器，DDS，鉴相器，环路滤波器等模块-costas the verilog program, including multipliers, DDS, phase detector, loop filter modules
<潇潇> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] LCD12864(st7920)

说明：整理的网上关于LCD12864(ST7920控制器）的串并口程序，已在stc89c52rd+11.0592MHz的情况下测试通过-Finishing line on LCD12864 (ST7920 controller) serial and parallel programs, in the case of stc89c52rd+11.0592 MHz test
<> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] HDL

说明：这是vhdl语言的一些基本知识，希望对初学者有所帮助-This is some basic knowledge of vhdl language, hoping to help beginners
<飞飞> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] encoder

说明：GUI to encode a video from an Axis Gige camera using mencoder. Mencoder needs to be installed before using this software. Parameters that can be modified are rame rate, resolution, inclusion of error resilience tools-GUI to encode a video from an Axi
<Ashhly> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] v

说明：Verilog写的二分频电路代码，FPGA，实现将输入时钟信号的频率变成原来的1/2-Write Verilog code for the second divider circuit, FPGA, to achieve the frequency of the input clock signal into the original 1/2
<wudong> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] FPGA

说明：在FPGA_MarkIII_2C8_2基础上，接口使能的基础上，做的测试,检验指定BlockNo块的好坏.-In FPGA_MarkIII_2C8_2 based on the interface is enabled on the basis of doing testing, inspection specified BlockNo block is good or bad.
<钟> 在 2025-06-08 上传 | 大小：6kb | 下载：0