[VHDL编程] fsmled

说明：verilog语言, 状态机实现数码管显示 -This uses verilog language to make state machine realization of digital control
<普旭贺> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] vhdl

说明：当接收到一个信号(D_start)时，开始计时，再收到另一个信号(D_stop)时，计时结束，得到计时时间A，然后将时间A与给定时间B进行比较，如果小于时间B,程序结束，进行下一环节(LED)，否则返回重新等待计时(cnt:=0)-When receiving a signal (D_start), the start time, and then received another signal (D_stop), the time the end of time by time A, then
<Devine> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] fashe

说明：ISE下的炮弹发射器原程序。可由此改编2010年北京市电子竞赛的题目程序-ISE artillery launchers under the original program. Beijing 2010 can thus adapt the subject of e-competition program
<aaaajjjj> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] FPGA-DSP

说明：vhdl编写的FPGA与DSP接口程序，在FPGA内分配了两块双BUFFER与DSP进行通信-vhdl prepared FPGA and DSP interface program, the FPGA within the allocated 2 pairs of BUFFER to communicate with the DSP
<zhaojun> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] vb1

说明：VB编写的仿真实电子琴操作界面，包含与FPGA串口通信的功能-VB, real keyboard simulation interface, contains the FPGA serial communication function
<姜利> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] 1

说明：使用force和release语句，这种方法不能准确反映双向端口的信号变化，但这种方法可以反映块内信号的变化。具体如示：-Use of force and release statements, this method does not accurately reflect the bi-directional port of the signal changes, but this method can reflect the changes in the signal block. Spec
<lili> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] Frame_2D

说明：自己编写的通用2维框架结构，可以计算模态、静力、动力响应-A 2D fr a me building of ANSYS developed by myself, can calculate modal, static and dynamic response
<Wang Yan> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] uart

说明：基于spartan3e的串口驱动程序，使用verilog编写-Based spartan3e serial driver, written using the verilog
<zhangjian> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] DDS_Adder

说明：DDS加法程序，用verilog程序写成，在FPGA的中实现-DDS addition procedures, written with verilog program, implemented in the FPGA' s
<胡浩> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] uart-txblock

说明：vhdl实现了UART的数据发送，将八位并行数据转成串行数据输出，并加上起始位和奇偶校验位，停止位。-vhdl UART data transmission realized, the eight parallel data into serial data output, plus the start bit and parity bits, stop bits.
<刘毅> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] ds18b20_verilgo

说明：艾米电子的verilog HDL描述的DS18B20的程序-Amy verilog HDL descr iption of the procedures DS18B20
<飞星> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] Verilogexample

说明：比较好的fpga的例子 对于入门使用的是很管用的-Fpga good example for the entry is very useful to use
<wy> 在 2025-06-06 上传 | 大小：5kb | 下载：0