[VHDL编程] VHDL

说明：计算器实现 功能简单容易实现 可自我调试至更强大性能，不喜勿下-Calculator features simple and easy to achieve self-commissioning to a more powerful performance, do not like not under
<shangrrw> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] A20

说明：1981 年8 月，IBM 公司最初推出的个人计算机IBM PC 使用的CPU 是Intel 8088。在该微机中地址线只有20 根(A0 – A19)。在当时内存RAM 只有几百KB 或不到1MB 时，20 根地址线已足够用来寻址这些内存。其所能寻址的最高地址是0xffff:0xffff，也即0x10ffef。对于超-A20 地址线问题.doc
<刘禄> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] vhdl_TRAFFIC

说明：十字路口 ，交通灯， VHDL ， EDA，用MAX+PLUS2运行，-Intersections, traffic lights, VHDL, EDA, with the MAX+ PLUS2 run
<dongni> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] VC

说明：用Verilog语言实现16点的FFT运算.用Verilog语言实现16点的FFT运算。用Verilog语言实现16点的FFT运算。-Verilog language by 16 points in the FFT computation. Verilog language by 16 points in the FFT computation. Verilog language by 16 points in the FFT computation.
<懂郑华> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] cpu

说明：本程序主要完成cpu的几个主功能模块的开发，开发语言为verilog硬件语言，基本能模拟cpu的核心功能！-The program mainly to complete the main features of several cpu module development, hardware development language for the verilog language, the basic core functionality can simulate the cpu!
<赵洵> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] SystemVerilogAssertion

说明：SystemVerilog Assertion的应用例子。例子均在Synopsys VCS环境下编译通过。-The uploaded files are examples of Systemverilog Assertions. All of the codes are compiled successfully in Synopsys VCS environment.
<ls> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] sramceshi

说明：用VERILOG编写的测试SRAM代码，已通过板级测试，完整无误-SRAM with the VERILOG code written test, have passed the board-level test, complete and correct
<闫碎猴> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] ITI932x

说明：这是ILI9320的液晶屏驱动程序，是FPGA的驱动程序用nios ii编译的-This is ILI9320 LCD screen driver is the driver FPGA compiled by nios ii
<延寒> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] microwave

说明：这是用VHDL语言编译的微波炉控制器的源程序，供大家参考。其中包括扫描显示、计数器等部分。-This is compiled with VHDL, microwave oven controller of the source, for your reference. These include scanning display, counters and other parts.
<肖> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] submodule

说明：verilog 双模块算术平均值计算模块，子模块在时钟上升沿技术，高层模块根据当前计数值计算算数平均-verilog double module arithmetic mean calculation module, sub-module in the clock rising edge technology, high-level module is calculated based on arithmetic average of the current count
<che> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] statemaschine

说明：5状态状态机，1为计数器，2为锁存器，3为向上加一，4为向下减3,5为停止技术在输出为10的时候-5 state state machine, 1 counter, latch 2, 3 plus one up, 4 down to minus 3,5 to stop technology, when the output is 10
<che> 在 2025-06-06 上传 | 大小：5kb | 下载：0

[VHDL编程] counter

说明：不同频率的两个计数器，第一个计数器向上技术，第二个当第一个计满后向下计数-Two different frequency counter, a counter up the first technical, the second when the first after the expiration of a count down
<che> 在 2025-06-06 上传 | 大小：5kb | 下载：0