[VHDL编程] filter_stage3

说明：滤波器，24位的，可综合代码，易懂好理解-Filters, 24-bit, and can be integrated code, to understand better understanding
<孟哲> 在 2025-06-07 上传 | 大小：5kb | 下载：0

[VHDL编程] gtech_lib

说明：GTECH library cells file. Its very usuful in asic synthesis
<Vbhat> 在 2025-06-07 上传 | 大小：5kb | 下载：1

[VHDL编程] bit8-FPGA

说明：本文是介绍基于FPGA的八位频率计，，，讲了一些方法，提供了详细的程序语言，挺详细，挺不错的-This article is to introduce the eight frequency meter based on FPGA,,, say a number of ways, providing a detailed programming language, very detailed, very good
<董杭> 在 2025-06-07 上传 | 大小：5kb | 下载：0

[VHDL编程] ANS

说明：按 SW3 / SW4 / SW5 开始抢答，抢答后数码管显示抢答结果，倒计时停止。-Press SW3/SW4/SW5 start Responder, Responder Responder results after the digital display, the countdown stops.
<wf> 在 2025-06-07 上传 | 大小：5kb | 下载：0

[VHDL编程] 4Verilog-HDL-

说明：4位加法器的实现用于FPGA的开发环境 欢迎大家使用 非常感谢-4-bit adder to achieve a development environment for FPGA welcome to use thanks
<qin> 在 2025-06-07 上传 | 大小：5kb | 下载：0

[VHDL编程] stop_watch

说明：stopwatch source it is maded by maxplus2
<daesuk> 在 2025-06-07 上传 | 大小：5kb | 下载：0

[VHDL编程] New-Text-Document

说明：this is souce code for the clock
<bab> 在 2025-06-07 上传 | 大小：5kb | 下载：0

[VHDL编程] pwmyixiang

说明：用VHDL编写的基于CPLD移相程序,开发环境是ISE9.1-CPLD with VHDL-based preparation phase procedures, the development environment is ISE9.1
<zhoujie> 在 2025-06-07 上传 | 大小：5kb | 下载：0

[VHDL编程] FPGA

说明：FPGA开发时编程需要注意的几点，介绍良好的编程序方法与习惯-FPGA development points to note when programming
<张和> 在 2025-06-07 上传 | 大小：5kb | 下载：0

[VHDL编程] YMQ

说明：这是一个交通灯控制器。控制十字路口两条道路上的红绿等，从而智慧车辆和行人安全通行。-This is a traffic light controller. Control of red and green on the crossroads of two roads, so as the wisdom of vehicles and pedestrians safe passage.
<linpy> 在 2025-06-07 上传 | 大小：5kb | 下载：0

[VHDL编程] quartus

说明：通过使用4位全加器和4位比较器以及相关组合逻辑的使用并结合BCD码加法规则构成4位BCD码加法器。-Through the use of four full adder and 4-bit comparator and associated logic of the use and combination with BCD adder rules constitute four BCD adder.
<姚远> 在 2025-06-07 上传 | 大小：5kb | 下载：0

[VHDL编程] Xilinx

说明：Demux modules and test simulations with various combinations of input and output vectors.I am new to Verilog.I am learning it through a electronic system design course on my college.I am interested in downloading a single .zip file from this site,Ver
<Igor> 在 2025-06-07 上传 | 大小：5kb | 下载：0