[VHDL编程] 1212

说明：VERILOG+HDL硬件描述语言实现电话计费系统，实践代码。-VERILOG+ HDL hardware descr iption language telephone billing system, practice code.
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[VHDL编程] bcd_to_binary

说明：bcd to binary verilog
<hyuma> 在 2025-06-10 上传 | 大小：4kb | 下载：0

[VHDL编程] uart

说明：一个功能很强大的异步串口例子，用vhdl完成，波特率等参数可以调整。-A feature very powerful example of asynchronous serial interface, complete with vhdl, baud rate parameters can be adjusted.
<tofly> 在 2025-06-10 上传 | 大小：4kb | 下载：0

[VHDL编程] FIFO_Resuorce

说明：实现同步FIFO功能,很好很不错的，希望大家支持-implemetation FIFI function
<东东> 在 2025-06-10 上传 | 大小：4kb | 下载：0

[VHDL编程] traffic

说明：实现交通灯的控制，东西，南北方向分别行使，显示交通灯倒计时-To achieve control of traffic lights, something the exercise of north-south direction, respectively, showing the countdown traffic lights
<tangxiaoming> 在 2025-06-10 上传 | 大小：4kb | 下载：0

[VHDL编程] krtlcd

说明：基于FPGA的液晶显示驱动知识研究，可在quartus II环境下运行-FPGA-based knowledge of liquid crystal display driver can be run in quartus II environment
<leisixinyang> 在 2025-06-10 上传 | 大小：4kb | 下载：0

[VHDL编程] aes_package

说明：This Module defines all the functions and Signals used at various instances in the algorithm in a package
<Syed Shafi> 在 2025-06-10 上传 | 大小：4kb | 下载：0

[VHDL编程] weisuijitu

说明：伪随机图生成程序，包括时钟频率的合成、分别以比特和字节方式生成伪随机图模块。-Pseudo-random graph generation procedures, including the clock frequency synthesis means bits and bytes, respectively pseudo-random graph generation module.
<赵童> 在 2025-06-10 上传 | 大小：4kb | 下载：0

[VHDL编程] clock

说明：基于Verilog的数字时钟的源代码 用quartusII7.2软件仿真通过-Verilog-based digital clock
<lsh> 在 2025-06-10 上传 | 大小：4kb | 下载：0

[VHDL编程] chap7

说明：Mux2 1 2 1的乘法器 利用Verilog语言进行编写 -Mux2 1 2 1 multiplier written using Verilog languages
<房同学> 在 2025-06-10 上传 | 大小：4kb | 下载：0

[VHDL编程] crc

说明：crc校验，是用于编码中的一种校验方法，这是书本中学习的方法-crc check is a check for the encoding method, which is the method book to learn
<luozhiyuan> 在 2025-06-10 上传 | 大小：4kb | 下载：0

[VHDL编程] a4

说明：CPLD与单片机串行通信实例 -CPLD with examples of serial communication Serial communication instance
<刘志杰> 在 2025-06-10 上传 | 大小：4kb | 下载：0