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[VHDL编程] module-dapeng
说明：本代码基于FPGA实现了计时范围：00’00”00 ~ 59’59”99，显示的最长时间为59分59 秒的功能。数字秒表的计时精度是10ms。显示工作方式：a、用八位数码管显示读数 b、用两个按钮开关（一个按钮使秒表复位，另一个按钮控制秒表的启动/暂停）-This code based on FPGA to realize the timing range: 00 00 00 ~ 59 59 "99," according t<董婷> 在 2024-06-10 上传 | 大小：4096 | 下载：0
[VHDL编程] cnt1_fenpin
说明：基于vhdl的任意分频程序，可调占空比，-Based on an arbitrary dividing vhdl procedures, adjustable duty cycle,<刘诗男> 在 2024-06-10 上传 | 大小：4096 | 下载：0
[VHDL编程] verilog--dianhuajifei
说明：详细介绍了电话计费系统的计时，计费！详细的程序说明-Details of the timing telephone billing system, billing! Detailed descr iption of the procedures<王龙> 在 2024-06-10 上传 | 大小：4096 | 下载：0
[VHDL编程] encrypt_8_tea_complete
说明：This complete project for 8-bit TEA algorithm. Actually, at least 32-bit for TEA and you can change number of bits. This folder consists of five vhdl files. one top level entity named encrypt_8 and the remaining four are<Mar Mar> 在 2024-06-10 上传 | 大小：4096 | 下载：0
[VHDL编程] verilogHDL
说明：自己写的一些Verilog HDL小程序，来自课本的例程-Verilog HDL himself wrote some small programs, routines from textbooks<刚刚> 在 2024-06-10 上传 | 大小：4096 | 下载：0
[VHDL编程] frequency_division
说明：三分频电路是硬件工程师招聘中必考题目，看似简单却能够挂到很多人，这里给出三分频的VHDL设计，其他奇数分频电路均可以参考此分频设计。其中并附有简单的偶数分频设计-Here are three points frequency VHDL design, other odd points frequency circuit can refer to this crossover design.<lirui> 在 2024-06-10 上传 | 大小：4096 | 下载：0
[VHDL编程] PipeLine-GCD-DSP
说明：流水线结构的最大公约数处理器，处理的数据为32bit,采用64级流水线实现。-A pipeline sturcture GCD DAC, data width is 32bit.<yefeng> 在 2024-06-10 上传 | 大小：4096 | 下载：0
[VHDL编程] NIOS2float
说明：NIOS II中计算浮点数乘除法的函数，可以极大地缩短浮点数运算的执行时间。-Floating-point multiplication and division of functions computed NIOS II, can greatly shorten the execution time of floating point operations.<> 在 2024-06-10 上传 | 大小：4096 | 下载：0