[VHDL编程] uart

说明：用FPGA实现uart的verilog源码，包含standard framing error, parity control and overrun detection.-The UART design was designed from a standard uart function with a read/write microprocessor interface. It includes standard framing error, parity control and ove
<wangyu> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] MulAddAbs

说明：9 bit multiplier in VHDL
<khan> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] aFifo

说明：This an implementation of an Asynchronous FIFO written in Verilog 2001.-This is an implementation of an Asynchronous FIFO written in Verilog 2001.
<balloo> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] I2C_receiver

说明：自己写的一个i2c slave的模块，verilog，已经通过验证，可以写可以读，希望对大家有用-To write a i2c slave module, verilog, has been validated, you can write can be read, in the hope that useful
<lj> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] 8051core

说明：8051的核源码（vhdl）编写，并已进行仿真-8051 nuclear source (vhdl) to prepare
<qaz> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] ic6821_latest.tar

说明：vhdl core of IC6821 code
<mahmoud> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] shuzizhong

说明：Verilog写成的数字钟 可以在ISE或者quartus环境下运行仿真-Verilog digital clock can be written in the ISE environment or running simulation quartus
<YangPeng> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] FPGAcoreofthesource

说明：FPGA核心部分源码,了解FPGA运行原理-FPGA core of the source code to understand the operating principle FPGA
<李丽> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDLcode_gate

说明：different gate implementations
<judy> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] shuzinaozhong

说明：一个数字闹钟的vhdl代码！ 分成几个模块 要通过自顶向下的设计方法来做！-A digital clock vhdl code! Divided into several modules through top-down design method to do!
<小慧> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] crc

说明：crc32的 vhdl实现源代码，对crc原理有说明-crc32 to achieve the vhdl source code, has made it clear that the principle of the crc
<张峰> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] I2c_EEPROM

说明：I2C VHDL simulation, creates i2c with vhdl for simulation purposes. use it at your own risk.
<alex> 在 2025-06-15 上传 | 大小：2kb | 下载：0