[VHDL编程] frequency_lms.zip

说明：控制频率发生的字,改变频率控制字,可改变频率是否发生和可改变频率变化。该程序可以实现GPS接收所需要的控制字,Control the frequency of occurrence of the word, and change the frequency control word can be changed whether the frequency of occurrence and can change the frequency change. This procedure can b
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[VHDL编程] SPI-desgn.zip

说明：同步串行外设接口，它可以使MCU与各种外围设备以串行方式进行通信以交换信息。传输的数据为8位，在主器件产生的从器件使能信号和移位脉冲下，按位传输，高位在前，低位在后。,Synchronous serial peripheral interface, it can make the MCU with a variety of peripheral devices to communicate in order to exchange information in a serial manner.
<cc> 在 2025-12-21 上传 | 大小：2kb | 下载：0

[VHDL编程] anolog_conversion.rar

说明：analog to digital data conversion using vhdl,analog to digital data conversion using vhdl
<sakthivel.p> 在 2025-12-21 上传 | 大小：2kb | 下载：0

[VHDL编程] serial_in_vhd_data_conversion.

说明：signal data conversion,signal data conversion
<sakthivel.p> 在 2025-12-21 上传 | 大小：2kb | 下载：0

[VHDL编程] sipo_vhd.zip

说明：serial in parallel out using vhdl,serial in parallel out using vhdl
<sakthivel.p> 在 2025-12-21 上传 | 大小：2kb | 下载：0

[VHDL编程] io_uart

说明：verilog设计的32位IO口扫描后通过串口发送到计算机-Verilog design of 32 bit IO export after scanning through the serial port to the computer
<朱林> 在 2025-12-21 上传 | 大小：2kb | 下载：0

[VHDL编程] DMA

说明：DMA controller VHDL code entity dma is generic ( ADDR_WIDTH : integer := 16 -- default value DATA_WIDTH : integer := 16 -- default value ) port ( RESET_L : in std_logic CLK : in std_logic DRQ_L : in std_logic DMAA
<Vlad> 在 2025-12-21 上传 | 大小：2kb | 下载：0

[VHDL编程] 1602lcdclock

说明：使用vhdl语言在fpga平台上制作lcd电子钟，对于初学者，是一段很好的参考代码-Using VHDL language in fpga platform production LCD electronic clock, for beginners, is a very good reference code
<杜彬> 在 2025-12-21 上传 | 大小：2kb | 下载：0

[VHDL编程] FPGA_Divider

说明：FPGA实现除法器的功能，并行逻辑计算，输出结果为商和余数。适用于FPGA内部无IP核等的低端FPGA器件上。-Function of Divider based on FPGA logic,output result includes the quotient and remainder. This function is applied to the low-end FPGA devices
<王文华> 在 2025-12-21 上传 | 大小：2kb | 下载：0

[VHDL编程] Xilinx_DLL

说明：Xilinx_FPGA的时钟产生模块，对应Xilinx公司Virtex、Virtex-E等比较低端的器件。能够产生2倍频和级联4倍频-generate 2X clock and 4X clock in low-end Xilinx FPGA devices
<王文华> 在 2025-12-21 上传 | 大小：2kb | 下载：0

[VHDL编程] clock3

说明：VHDL语言编写的带整点报时的8段数码管数字时钟-Digital clock VHDL language with hourly chime
<lijiaxi> 在 2025-12-21 上传 | 大小：2kb | 下载：0

[VHDL编程] uart_receive5bytes

说明：C语言实现CPLD串口接受五个字节，有校验，检验无效不做处理，接续检测接受，注释详细。-C language CPLD five byte serial accept check, test invalid without processing, splice detection to accept detailed notes.
<杨蕾> 在 2025-12-21 上传 | 大小：2kb | 下载：0