[VHDL编程] addr

说明：　M4A564/32 CPLD VHDLＡ程序，调试可用,51扩展.-M4A564/32 CPLD VHDLA procedures, debugging is available, 51 to expand.
<韦工> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGAcode

说明：FPGA核心代码，可在工程中直接使用。-FPGA core code, can be directly used in engineering.
<猫> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] ledwater

说明：FPGA跑马灯程序,基于CPLD1270开发板的运用程序-Marquee program FPGA-based development board CPLD1270 the use of procedures
<方斌> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] myDPll

说明：本人写的数字锁相环，有模拟数据，学习锁相环很好的材料。参考书“数字锁相环路原理与应用”编写。-I write the digital phase-locked loop, have simulated data, a good phase-locked loop learning materials. Reference book
<杨广> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] PS2_verilog_source

说明：在vhdl开发环境下，关于协议PS2 verilog 源码-In VHDL development environment, with regard to the agreement PS2 verilog source code
<clwclwclw> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] MFSK_VHDL

说明：多进制数字频率调制(MFSK)系统VHDL程序-Multi-band digital frequency modulation (MFSK) system VHDL procedures
<zhang> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] ADCcontrol

说明：利用c控制adc，主要是控制字写入，状态控制。-C control the use of adc, is mainly controlled write, the state of control.
<mmist> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] fifo

说明：用双端口ram实现异步fifo，采用格雷码，避免产生毛刺。-Using dual-port ram realize asynchronous fifo, the use of Gray code, avoiding the production of burr.
<shili> 在 2025-06-21 上传 | 大小：1kb | 下载：1

[VHDL编程] VHD

说明：低电平脉冲状态的捕抓（多个）缓存并 用减小的并口线输出-Low pulse the state of catch (number of) cache and reduce the output of the parallel lines
<黄宜宾> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] traffic_light

说明：实现十字路口简单交通灯的verilog hdl源代码,可以实现-Realize a simple traffic lights at the crossroads of the verilog hdl source code, can be achieved
<王新> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] WatchDog

说明：对与单片机常用的功能看门狗，本程序用vhdl硬件语言实现次功能。-Commonly used with single-chip watchdog function, the procedures for using VHDL hardware language functions realize times.
<姚大雷> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] tb

说明：检测上升沿的verilog程序，有验证程序，可用synplify验证-Detection of rising edge of the Verilog procedures, there is the verification process can be used to verify Synplify
<ly> 在 2025-06-21 上传 | 大小：1kb | 下载：0