[VHDL编程] mytime

说明：Verilog实现的实时时钟 功能，时分秒-Verilog timer
<liuyun> 在 2025-12-19 上传 | 大小：1kb | 下载：0

[VHDL编程] cic

说明：抽取滤波的Verilog实现，经测试可用-Decimation filter
<anderson> 在 2025-12-19 上传 | 大小：1kb | 下载：0

[VHDL编程] sram

说明：实现单端口SRAM，地址4比特即一共16个寄存单元，数据4比特说明每个单元有四个寄存器，一共64个D-Single-port SRAM, 4-bit address that is a total of 16 storage units, data 4-bit instructions each unit has four registers, a total of 64 DFF
<宫廷> 在 2025-12-19 上传 | 大小：1kb | 下载：0

[VHDL编程] subtractor

说明：Verilog source code for full subtractor module build with predefined nor gates.
<CRC PUCMG> 在 2025-12-19 上传 | 大小：1kb | 下载：0

[VHDL编程] subtractor2

说明：Verilog full subtractor module and tests build with a half subtractor made with predefined nand gates.
<CRC PUCMG> 在 2025-12-19 上传 | 大小：1kb | 下载：0

[VHDL编程] subtractor3

说明：Verilog 3bit full subtractor module and tests build with predefined nor gates.
<CRC PUCMG> 在 2025-12-19 上传 | 大小：1kb | 下载：0

[VHDL编程] subtractor4

说明：Verilog half subtractor module and tests build with made with gates built with expression modules.
<CRC PUCMG> 在 2025-12-19 上传 | 大小：1kb | 下载：0

[VHDL编程] 12dac

说明：自己编的12位dac 不过需要外接滤波器才可以看得更好些-a 12bit dac need a lpf which can view clearly
<王鹏> 在 2025-12-19 上传 | 大小：1kb | 下载：0

[VHDL编程] UART

说明： 用UART实现RS422通信-UART TO RS422
<MARS> 在 2025-12-19 上传 | 大小：1kb | 下载：1

[VHDL编程] RS422sent

说明： 基于RS422的数据发送器- RS422sent
<打下> 在 2025-12-19 上传 | 大小：1kb | 下载：0

[VHDL编程] sxc

说明：赛尔号刷怪小程序，目前新版本赛尔号尚未测试，能用否不明-for seer
<dayu> 在 2025-12-19 上传 | 大小：1kb | 下载：0

[VHDL编程] 1

说明：基于VHDL的三层电梯控制器-VHDL-based three-story elevator controller
<aiyun> 在 2025-12-19 上传 | 大小：1kb | 下载：0