资源列表
[VHDL编程] freq_divider
说明:一个时钟分频器,可以实现任意整数倍或者分数倍的分频功能。-A clock divider can be an arbitrary integer multiple or fraction of times the frequency function.<刘涛> 在 2025-12-20 上传 | 大小:1kb | 下载:0
[VHDL编程] VerilogCode_7_segment_decoder
说明:Verilog Code for seven segment decoder for the code to be implemented on Altera DE2 board<Rahul> 在 2025-12-20 上传 | 大小:1kb | 下载:0
[VHDL编程] VerilogCode_8-bit_2to1_mux
说明:Verilog Code for 8 to 1 multiplexer for the code to be implemented on Altera DE2 board<Rahul> 在 2025-12-20 上传 | 大小:1kb | 下载:0
[VHDL编程] VerilogCode_BCD_counter
说明:Verilog Code for a BCD counter and it is implemented on Altera DE2 board-Verilog Code for a BCD counter and it is implemented on Altera DE2 board<Rahul> 在 2025-12-20 上传 | 大小:1kb | 下载:0
[VHDL编程] vga1
说明:VGA 接口模块,800*600接口时序verilog实现-VGA interface module, 800* 600 interface timing verilog implementation<wangkunchi> 在 2025-12-20 上传 | 大小:1kb | 下载:0
[VHDL编程] no1_arrengment_if
说明:no1_arrengment_if by vhdl using xlinx<usef> 在 2025-12-20 上传 | 大小:1kb | 下载:0
[VHDL编程] keyscan3
说明:键盘扫描 以及输入后在LED 上的显示数字是无人分配【是大牌fks东平干净哦耍大牌企鹅王如图七二五体弱配挖潜普通孤儿我陪你 -After scanning the keyboard and input on the LED display digital distribution is no big fks Dongping 【is clean and the king penguins Oh diva seven hundred twenty-five frail figure with<SEE> 在 2025-12-20 上传 | 大小:1kb | 下载:0