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[VHDL编程] ddsforsinandcos
说明:利用VerilogHDL调用MATLAB产生的数据实现基于DDS技术的正余弦信号发生器,输出位宽为16。-Using the data generated VerilogHDL call MATLAB implementation is based on DDS technology cosine signal generator, the output is 16 bits wide.<张茂磊> 在 2025-06-17 上传 | 大小:1kb | 下载:0
[VHDL编程] hightfrquencydivider
说明:用VerilogHDL语言实现一个被除数为8位,除数为4为的高效除法器,实现高效的除法功能-VerilogHDL language with a dividend of 8 bits, the divisor is 4 for the high divider, a high efficiency of the division function<张茂磊> 在 2025-06-17 上传 | 大小:1kb | 下载:0
[VHDL编程] 4step2iirfilter
说明:用VerilogHDL实现一个阶数为4,两个支路的并行IIR滤波器,可以用同样的方法实现更多支路的滤波器。-With VerilogHDL order to achieve a 4, the two branches of the parallel IIR filter, the method can achieve more with the same branch of the filter.<张茂磊> 在 2025-06-17 上传 | 大小:1kb | 下载:0
[VHDL编程] hello
说明:VHDL语言,设计一个在DE2平台的8个七段数码管上循环显示HELL0的程序,采用按键控制循环的速度,慢速循环时间间隔为1S,快速循环时间间隔为200ms。-VHDL language, design a platform in the DE2 8 segment digital tube display HELL0 program cycle, the speed control loop using keys, slow cycle time interval for the 1S, fas<chunyu> 在 2025-06-17 上传 | 大小:1kb | 下载:0