[VHDL编程] VHDL

说明：这个是基于一下的要求设计的：1、输入输出数据宽度为12位， 2、阶数为4阶段线性相位FIR滤波器， 3、类型为：低通。-This is based on what the requirements of the design: an input and output data width is 12, 2, the order of the four stages of linear phase FIR filters, 3, type: low pass
<zhangyatao> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] fifo-verilog

说明：用verilog 编写的fifo（先入先出队列）代码 内含测试文件 test bench-First Input First Output programme which designed by verilog codes,including test bench
<贺铮> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] password-locker

说明：简单的单号密码锁程序 在verilog上实现 包括测试程序-simple password locker programme based on verilog, which including test bench
<贺铮> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] i2cSlave_1

说明：This the first file that describes an i2CSlave interface.-This is the first file that describes an i2CSlave interface.
<SS> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] test_i2c_1

说明：Testbench for an i2c controlling an I2c slave device
<SS> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] test_i2c_3

说明：Testbench file 3 for an i2c controlling an I2c slave device
<SS> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] test_i2c_4

说明：Testbench file 4 for an i2c controlling an I2c slave device
<SS> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] array_mult

说明：array multiplier in vhdl
<muthu> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] oscillator

说明：CODE FOR ON CHIP OSCILLATOR IMPLEMENTATION IN ALTERA MAX2 SERIES CPLD
<muthu> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] SPI_DAC

说明：SPI IMPLEMENTATION FOR DAC.It can be used for any DAC supporting SPI.
<muthu> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] key_test

说明：verilog HDL编写的在quartusii环境下的24秒倒计时代码-verilog HDL the quartusii environment in the 24 seconds countdown code
<马海林> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] Lab17_seq_detect

说明：一个序列检测器，在时钟的每个下降沿检查数据。当检测到输入序列 din 中出现 1101 或 0110时，输出 flag 为 1，否则输出为 0。 （1）当cs = 1，wr 信号由低变高（上升沿）时，din 上的数据将写入由 addr 所指定的存储单元 （2）当cs = 1，rd = 0时，由 addr 所指定的存储单元的内容将从 dout 的数据线上输出。 -A sequence detector, check the data in each clock falling edge. Wh
<辛璃> 在 2025-06-09 上传 | 大小：1kb | 下载：0